Návrh distribuční sítě pro napájení z desek plošných spojů

Distribuční síť (PDN) je infrastruktura, která dodává stabilní napětí do každého integrovaného obvodu na desce. Návrh PDN, která udržuje cílovou impedanci od stejnosměrného proudu do několika stovek MHz, vyžaduje systematický přístup k výběru napájecího napětí (VRM), dimenzování kondenzátorů a geometrii roviny – nic z toho nelze provést pouze intuicí.

Obsah

1. Architektura PDN a frekvenční oblasti
2. Výpočet cílové impedance
3. Výběr VRM a dimenzování objemových kondenzátorů
4. Simulace kapacity roviny a PDN
5. Měření, validace a nejčastější dotazy k PDN

Tato příručka pokrývá kompletní proces návrhu distribuční sítě pro desky plošných spojů – od definování cílové impedance přes výběr VRM, dimenzování kondenzátorů, simulaci až po validaci po výrobě. Širší rámec pro integritu napájení, včetně umístění oddělení a návrhu rovin, naleznete v hlavní příručce pro návrh integrity napájení desek plošných spojů.

1. Architektura PDN a frekvenční oblasti

Kompletní PDN zahrnuje několik fyzických domén, z nichž každá přispívá k celkové impedanci indukčností, odporem a kapacitou. Důležité je, že žádná jednotlivá součástka nebo konstrukční prvek neovlivňuje impedanci v celém frekvenčním rozsahu. Každá doména má charakteristický frekvenční rozsah, ve kterém dominuje, a každá vyžaduje samostatnou konstrukční pozornost.

Požadavek na šířku pásma PDN je určen nejrychlejším proudovým přechodem, který může zátěž vyvolat:

f_max = 0.5 / t_vzestup
Pro procesor s dobou náběhu proudu 1 ns: f_max = 500 MHz.
Pro DDR5 s rychlostí 6400 MT/s a edge rate 100 ps: f_max rozšiřuje se až na 5 GHz, což vyžaduje pečlivé řízení kapacity pouzdra a čipu.

Cílem návrhu je udržovat Z < Z _{cílové hodnoty} nepřetržitě od DC do fmax _. Jakákoli frekvenční mezera, kde impedance PDN překročí Z _{cílové hodnoty,} je potenciálním zdrojem poklesu napětí, oscilací nebo logické chyby na odpovídající spínací frekvenci.

2. Výpočet cílové impedance

Cílová impedance je nejdůležitější specifikací návrhu PDN. Převádí toleranci zvlnění napětí na kvantitativní impedanční rozpočet, který musí splňovat každý výběr součástky a rozhodnutí o uspořádání.

Z_cíl = (V_{zásobování} × zvlnění %) / I_vrchol
V_{zásobování}: jmenovité napájecí napětí | zvlnění %: maximální povolený podíl zvlnění | I_vrchol: špičkový okamžitý proud z datového listu integrovaného obvodu

Tato čísla ilustrují extrémní rozsah požadavků na PDN. Jádro GPU s impedancí 0.1 mΩ vyžaduje téměř dokonalé PDN – každý miliohm parazitní indukčnosti v vrstveném plošném spoji, výstupní impedanci napájecího zdroje (VRM) nebo v poli propojení má měřitelný dopad. Správné stanovení těchto cílů před zahájením návrhu předchází nákladným opětovným rozvinutím.

_Vrchol I se v datovém listu integrovaného obvodu objevuje jako maximální napájecí proud, špičkový provozní proud nebo jako průběhy přechodového proudu v aplikační části. U FPGA a procesorů poskytují nástroje pro odhad spotřeby od dodavatelů (Xilinx Power Estimator, Intel VID) přesnější hodnoty než maximální hodnoty uvedené v datovém listu. Pokud není k dispozici žádná hodnota, změřte výstupní proud VRM pomocí proudové sondy na funkčním systému a přidejte 20–30% rezervu pro nejhorší možný provoz.

3. Výběr VRM a dimenzování objemových kondenzátorů

VRM dominuje impedanci PDN od stejnosměrného proudu až po šířku pásma zpětnovazební smyčky. Pod šířkou pásma smyčky VRM aktivně reguluje výstup a dosahuje impedance v řádu miliohmů. Na dělicí frekvenci impedance vrcholí – to je nejdůležitější přechod, který je třeba zvládnout. Nad šířkou pásma smyčky výstupní impedance VRM stoupá a přebírají funkci objemové kondenzátory.

Vysokoprúdové rozvodnice nad 20–30 A vyžadují vícefázové konfigurace VRM. Více fází prokládá své spínací cykly, což snižuje zvlnění výstupního proudu faktorem rovným počtu fází, umožňuje menší výstupní induktory a rozkládá tepelné zatížení mezi více napájecích zařízení. Pro desky plošných spojů akcelerátorů umělé inteligence vyžadující napájení s proudem 200+ A jsou standardní 8–16fázové konfigurace VRM.

Dimenzování objemových kondenzátorů

Objemové kondenzátory překlenují impedanční mezeru mezi šířkou pásma smyčky VRM a frekvenčním rozsahem, kde přebírá roli keramické oddělení. Minimální objemová kapacita, která zabraňuje nárůstu impedance nad _{cílovou hodnotu} Z v místě výhybky VRM, je:

C_objem = 1 / (2π × f_Crossovery × Z_cíl)
Příklad: Z_cíl = 5 mΩ, f_Crossovery = 200 kHz → C_objem = minimálně 159 µF

Pro vysokorychlostní digitální návrhy jsou preferována velká pole MLCC kvůli jejich kombinaci nízkého ESR, nízkého ESL a stabilní kapacity v závislosti na frekvenci a teplotě. Paralelní pole s více hodnotami MLCC – například jedno 100 µF paralelně s několika 10 µF – poskytuje širší efektivní šířku pásma oddělení než jeden velký typ kondenzátoru s jednou nebo druhou hodnotou samostatně.

4. Simulace kapacity roviny a PDN

Měděné plochy desek plošných spojů vykazují rozloženou kapacitu mezi sousedními napájecími a zemnícími plochami. Tato kapacita je účinná nad 100 MHz – přesně tam, kde se diskrétní kondenzátory staly indukčními a již nepřispívají k oddělení PDN.

C_rovina = ε₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = plocha překrývající se roviny (m²) | d = tloušťka dielektrika (m)
Příklad: deska 100×100 mm, FR-4 s tloušťkou 4 mil mezi rovinami GND a PWR → C_rovina ≈ 3.8 nF

I když je 3.8 nF v absolutních číslech malá kapacita, je rovnoměrně rozložena po celé ploše desky a při vysokých frekvencích vykazuje velmi nízkou indukčnost. Pro maximalizaci kapacity roviny: použijte prepreg o tloušťce 3–4 mil mezi rovinami GND a PWR (ne jádro o tloušťce 10+ mil); maximalizujte překrývající se plochu mědi a vyhněte se zbytečným výřezům v rovinách; a pro desky s _{terčem Z pod 5 mΩ nad 100 MHz zvažte materiály s vysokou hodnotou εr} pro zabudované kapacity (například Sanmina C-Ply) – tyto materiály mohou zvýšit kapacitu roviny 100krát oproti standardnímu FR-4.

Metody simulace PDN

Simulace PDN ověřuje, zda navržená síť dosahuje cílové impedance před výrobou. V praxi se používají tři přístupy, v pořadí rostoucí přesnosti:

• Model s koncentrovanými údaji založený na tabulkovém procesoru: Modeluje segmenty PDN jako sériové RLC sítě. Rychle a identifikuje hlavní konstrukční problémy, ale přehlíží rovinné rezonance a prostorové efekty. Nejlepší pro počáteční výběr VRM a odhad počtu objemových kondenzátorů.
• Simulace PDN s S-parametry (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Plná elektromagnetická simulace rovin desek plošných spojů. Zachycuje rezonanční vrcholy rovin, antirezonanční nuly, vliv rozdělení rovin a optimalizaci umístění kondenzátorů. Vyžadováno při Z_cíl je nižší než 10 mΩ.
• Simulace v časové doméně: Využívá realistické proudové profily integrovaných obvodů z výkonových modelů IBIS nebo naměřených průběhů. Poskytuje předpovědi poklesu napětí za skutečných spínacích podmínek. Nejpřesnější metoda pro analýzu nejhoršího možného signálu.

5. Měření, validace a často kladené otázky PDN

Po výrobě desky plošných spojů ověřte před kompletní montáží systému impedanci PDN, abyste se ujistili, že výsledky simulace jsou dosaženy i v hardwaru. Nesrovnalosti mezi simulací a měřením nejčastěji vznikají v důsledku nepřesných modelů součástek, nemodelované parazitní indukčnosti v prostupech nebo konektorech nebo rovinných rezonancí posunutých skutečnými dielektrickými vlastnostmi.

Měření s 1 portem VNA

Změřte S11 v místě napájecího pinu integrovaného obvodu s osazeným VRM a oddělovacími kondenzátory a odstraněným integrovaným obvodem. S11 se přepočítá na impedanci:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (impedance portu VNA). Pro Z < 100 mΩ použijte pro zvýšení přesnosti při nízkých hodnotách impedance 2portové měření s přepážkou.

Validace v časové doméně

Po kompletně sestaveném systému použijte sondu napájecí sběrnice (minimálně s šířkou pásma 20 MHz, preferováno 1 GHz) na napájecím pinu integrovaného obvodu při plném provozním zatížení. Ověřte, zda: zvlnění napětí mezi špičkami je v povoleném rozmezí zvlnění; žádný přechodový pokles nepřesahuje minimální specifikaci provozního napětí; a frekvence zvlnění spínacího regulátoru je viditelná a v rámci očekávané amplitudy.

Často kladené dotazy

Co způsobuje antirezonanční vrchol v impedanci PDN?

Antirezonanční vrchol se vyskytuje tam, kde impedance jednoho typu kondenzátoru (který se stává induktivním nad svým SRF) protíná impedanci dalšího typu kondenzátoru (stále kapacitního). Impedance se v tomto průsečíku sčítají, místo aby se zrušily, čímž vzniká vrchol, který může překročit _{cílovou hodnotu} Z. Potlačte ho použitím kondenzátorů s mírně odlišnými hodnotami pro rozprostření rezonanční frekvence, paralelním přidáním odporových tlumicích kondenzátorů nebo volbou typů kondenzátorů s vyšším ESR na dělicí frekvenci.

Mohu k izolaci sekcí PDN použít feritové kuličky?

Feritové korálky jsou vhodné pro izolaci citlivých analogových nebo VF kolejnic od digitálního spínacího šumu nad 10–100 MHz. Nepoužívejte feritové korálky sériově s vysokoproudými digitálními napájecími cestami – jejich impedance způsobuje významný pokles napětí při zátěži a nelineární chování může způsobit nestabilitu VRM.

Kolik fází VRM potřebuji?

Obecným doporučením pro standardní integrované FET VRM je 10–15 A na fázi. Pro 60A vedení CPU použijte 4–6 fází. Pro vedení GPU nebo akcelerátoru AI s proudem 200 A+ je typických 12–16 fází. Více fází snižuje zvlnění výstupu, umožňuje menší induktory a zlepšuje šířku pásma přechodové odezvy na úkor většího počtu regulátorů a FETů.

Související témata týkající se integrity napájení naleznete v našich průvodcích umístěním oddělovacích kondenzátorů , technikami návrhu napájecích rovin , současným spouštěním šumu a návrhem vícevrstvých desek plošných spojů . Společnost Highleap Electronics poskytuje kontrolu návrhu PDN a vysokorychlostní výrobu desek plošných spojů. Vyžádejte si cenovou nabídku pro váš projekt.