10-lagige Leiterplatten-Routing-Regeln für DDR5, PCIe und Übersprechen

Die Routing-Regeln für eine zehnlagige Leiterplatte sollten aus dem Lagenaufbau, den Bauteildesignrichtlinien und der Kanalanalyse abgeleitet werden. Sie sollten nicht aus einer allgemeinen Tabelle mit Mil-Werten übernommen werden. Gleiche physikalische Länge bedeutet nicht immer gleiche elektrische Verzögerung, eine „5-W-Regel“ garantiert kein Übersprechen, und die Protokollgenerierung schreibt nicht automatisch ein Laminat oder einen festen Rest-Via-Stub vor.

Ziel dieses Leitfadens ist es, elektrische Anforderungen in Layoutvorgaben umzuwandeln, die während der Fertigung gültig bleiben. Er konzentriert sich auf Rückleitungen, gekoppelte Leiterbahnführung, Speichertiming, serielle Übergänge, Übersprechen und die Übergabe an DFM. Die endgültigen Breiten und Abstände ergeben sich aus den veröffentlichten Spezifikationen. Impedanzmodell.

Die elektrischen Regeln müssen vor Beginn der Verlegung festgelegt werden.

Das Routing sollte nicht mit vorläufigen dielektrischen Dicken beginnen und mit der Aufforderung an den Hersteller enden, den Schichtaufbau anzupassen. Eine Änderung des Schichtaufbaus beeinflusst Breite, Paarabstand, Laufzeit, Referenzzuordnung und mitunter auch die Lagenkapazität. Das Basispaket sollte die Revision des Schichtaufbaus, die Materialkonstruktion, die Kupferstärke, die kontrollierten Strukturen, die gerätespezifischen Timing-Regeln und die für die kritischen Kanäle verwendeten elektrischen Modelle enthalten.

Verwenden Sie eine Regelhierarchie. Geräte- oder formfaktorspezifische Anforderungen haben Vorrang vor allgemeinen Unternehmensregeln; eine simulierte Ausnahme sollte dokumentiert werden; und Fertigungsminima sind Grenzwerte, keine bevorzugten Routing-Abmessungen.

Layerzuordnung und Rückpfadkontinuität

Jede Hochgeschwindigkeitsstrecke benötigt einen durchgehenden Referenzleiter. Bei einem gängigen, auf Signalintegrität ausgelegten zehnlagigen Leiteraufbau beziehen sich äußere Signale auf benachbarte Masseflächen, während ausgewählte innere Signale zwischen zwei Masseflächen platziert werden. Diese Anordnung ist vorteilhaft, da der Rückstrom nahe am Signal verlaufen kann. Andere Leiteraufbauten sind ebenfalls möglich, die Layoutregeln müssen jedoch deren tatsächliche Referenzen berücksichtigen.

Leiten Sie das Routing nicht über eine Referenzverzweigung.

Wenn eine Leiterbahn eine Lücke oder einen Riss in ihrer Referenzebene kreuzt, fließt der Rückstrom um die Öffnung herum, wodurch sich die Schleifenfläche vergrößert und er in andere Strukturen einkoppelt. Das Verlegen der Leiterbahn auf eine Ebene mit durchgehender Referenz ist in der Regel besser als das nachträgliche Hinzufügen eines Kondensators. Wird eine Versorgungsebene bewusst als Hochfrequenzreferenz verwendet, muss ihre Verbindung zur entsprechenden Masseebene Teil des Designs sein.

Ebenenwechsel erfordern einen Rückübergang

Eine Signal-Via leitet den Vorwärtsstrom zwischen den Schichten; der Rückstrom benötigt ebenfalls einen Pfad zwischen den alten und neuen Referenzpunkten. Masse-zu-Masse-Übergänge werden üblicherweise durch benachbarte Verbindungs-Vias realisiert. Stromversorgung-zu-Masse-Übergänge erfordern unter Umständen eine Entkopplungsstruktur, die so platziert wird, dass die Rückschleife im relevanten Frequenzbereich akzeptabel klein ist. „Eine Masse-Via innerhalb von 50 mil“ ist eine Faustregel, keine allgemeingültige Regel.

Benachbarte Signalschichten

Orthogonales Routing kann die Breitseitenkopplung zwischen benachbarten Signalebenen reduzieren, aber es kann einen inhärent ungünstigen Schichtaufbau nicht unschädlich machen. Wenn zwei Signalebenen einander gegenüberliegen und keine Ebene dazwischen ist, sollte die Überlappung begrenzt, der Abstand vergrößert und das Paar für weniger empfindliche Netze reserviert werden. Für kritische serielle Verbindungen ist ein Routing mit Ebenentrennung vorzuziehen.

Differentialpaare: Geometrie, Schiefe und Übergänge

Ein Differenzialpaar sollte eine gleichbleibende elektromagnetische Umgebung gewährleisten. Breite, Paarabstand, Referenzabstand und benachbartes Kupfer sollten innerhalb der für die Impedanzberechnung verwendeten Struktur bleiben. Kurze Verengungen an den Kontaktflächen sind unter Umständen unvermeidbar, sollten aber modelliert oder innerhalb einer validierten Fläche gehalten werden.

Die Intra-Pair-Verzerrung ist eine elektrische Größe

Die zulässige Laufzeitabweichung wird mithilfe der tatsächlichen Laufzeitverzögerung auf der gerouteten Ebene in eine Länge umgerechnet. Zwei Leiterbahnen, die die Ebene wechseln, können die gleiche physikalische Länge, aber unterschiedliche Laufzeiten aufweisen, wenn sie unterschiedliche Glasmaterialien abtasten, unterschiedliche Via-Geometrien verwenden oder unterschiedliche Referenzübergänge durchlaufen. Bei sehr schnellen Verbindungen sollten Laufzeitverzögerung und Modusumwandlung ermittelt werden, anstatt sich ausschließlich auf die Mittellinienlänge des PCB-Tools zu verlassen.

Die beiden Übergänge müssen symmetrisch sein.

Signal-Vias, Anti-Vias, Referenz-Vias und Breakout-Leitungen sollten, soweit möglich, spiegelsymmetrisch sein. Vermeiden Sie es, Leiterbahnen zu nah an Flächen, Montagebohrungen oder Abschirmungen von Steckverbindern zu platzieren. Wenn die Schnittstelle eine Polaritätsumkehr zulässt, nutzen Sie diese bewusst, anstatt eine lange Überkreuzungsleitung zur Beibehaltung der visuellen Orientierung einzufügen.

Eine Paar-zu-Paar-Zuordnung ist nicht automatisch erforderlich

Viele serielle Empfänger verwenden eine Lane-Verzerrung. Daher kann das Erzwingen der gleichen physikalischen Länge für alle PCIe- oder SerDes-Paare unnötige Verluste und Umwege verursachen. Beachten Sie die geltenden Anforderungen an die Lane-zu-Lane-Verzerrung, priorisieren Sie jedoch geringe Verluste, saubere Rückwege und minimale Übergänge. Die Verzerrung innerhalb eines Paares ist in der Regel kritischer als die Anpassung nicht verwandter Lanes.

DDR5 und andere parallele Speicherschnittstellen

Die Einschränkungen von DDR5 hängen vom Controller-Gehäuse, der DRAM-Organisation, der Modul- oder Downstream-Topologie, der Geschwindigkeitsklasse, der Beladung und der Terminierung ab. Die korrekte Quelle ist der Designleitfaden des Controller- und Speicherherstellers, unterstützt durch Simulationsmodelle. Eine allgemeine Aussage wie „DQ muss innerhalb von +/-5 mil liegen“ kann für eine bestimmte Plattform entweder unnötig streng oder unsicher sein.

Gruppierungsregeln nach Funktion

Definieren Sie separate Gruppen für DQ/DMI relativ zu DQS, Differenztakt, Befehls-/Adress-/Steuersignalen und allen modulspezifischen Signalen. Verwenden Sie nach Möglichkeit Verzögerungsbeschränkungen in Pikosekunden, da die physikalische Länge auf verschiedenen Schichten unterschiedlich umgerechnet wird. Das Layout-Tool kann dann schichtspezifische Verzögerungen anwenden, anstatt eine einheitliche Ausbreitungskonstante anzunehmen.

Topologie ist wichtig

Befehls-/Adress- und Taktsignale können in modulbasierten Designs eine Fly-by-Topologie verwenden, während Datensignale quellensynchrone Punkt-zu-Punkt-Verbindungen innerhalb einer Byte-Lane darstellen. Down-Designs, registrierte Module und gepufferte Module führen zu unterschiedlichen Lade- und Routing-Verfahren. Übertragen Sie eine DIMM-Topologie nicht ohne die Plattformdokumentation auf ein fest verlötetes Design.

Referenz- und Stromversorgungsintegrität

Das Speichertiming wird durch Referenzebenenrauschen, die Leistungsverteilung und die Leiterbahnlänge beeinflusst. Halten Sie die Byte-Lanes in einer stabilen Referenzumgebung, sorgen Sie für eine angemessene VREF- und VDDQ-Behandlung und vermeiden Sie die Platzierung von Tuningstrukturen über Ebenenöffnungen. Simulieren Sie das gleichzeitige Schalt- und Beendigungsverhalten bei begrenzter Plattformreserve.

PCIe- und Hochgeschwindigkeits-Seriellverbindungen

Bei PCIe Gen5 und höher wird die Leiterbahnqualität maßgeblich durch frequenzabhängige Dämpfung, Unterbrechungen an Steckverbindern und Durchkontaktierungen, Übersprechen und Modenkonvertierung bestimmt. Ein Layout-Regelwerk sollte daher mehr als nur die Zielimpedanz berücksichtigen.

PCIe 6.0 nutzt PAM4 mit 64 GT/s und derselben Nyquist-Frequenz von 16 GHz wie PCIe 5.0 NRZ, aber es handelt sich nicht um „denselben Kanal mit doppelter Bitanzahl“. Konformität, Rauschen und FEC unterscheiden sich. PCIe 7.0 mit 128 GT/s verschiebt die Nyquist-Frequenz auf 32 GHz und stellt höhere Anforderungen an die Übergangserkennung und die Fertigungskorrelation.

Übersprechen, Abstand und Referenzebenenrauschen

Die häufig zitierte 3-W- oder 5-W-Regel ist eine geometrische Faustregel. Übersprechen hängt außerdem von der dielektrischen Dicke, der parallelen Länge, der Anstiegszeit des Störsignals, der Referenzstruktur und der Art der Kopplung (kanten- oder quergekoppelt) ab. Bei einem dünnen Dielektrikum kann bereits ein geringerer Abstand die Zielvorgabe erfüllen; bei benachbarten, nicht referenzierten Signalschichten kann selbst ein großer Abstand unzureichend sein.

Legen Sie einen für die Schnittstelle geeigneten Übersprechzielwert fest und verwenden Sie eine Extraktionstabelle oder eine validierte Geometrietabelle, um diesen Zielwert in einen Abstand umzuwandeln. Berücksichtigen Sie die gesamte betroffene Länge und gleichzeitig auftretende Störquellen. Takt-, Stroboskop- und hochschwingende Single-Ended-Netze erfordern möglicherweise eine stärkere Isolation als unabhängige langsame Steuersignale.

Flächenrauschen kann sich selbst bei großzügigem Leiterbahnabstand über die Referenzstruktur einkoppeln. Hochstrom-Schaltkreise sollten kompakt gehalten, geeignete Flächenpaare und Entkopplungen verwendet und das Referenzieren empfindlicher Leiterbahnen auf fragmentierte Stromversorgungsinseln vermieden werden. Übersprechen und Stromversorgungsintegrität sollten bei Prozessoren und Beschleunigerplatinen mit hoher Packungsdichte gemeinsam überprüft werden.

Längenanpassung ohne Erzeugung einer neuen Diskontinuität

Mäanderförmige Leitungen verursachen Verzögerungen, jedoch koppeln eng beieinander liegende Segmente miteinander und führen zu einer geringeren Verzögerung als aufgrund ihrer Mittellinienlänge zu erwarten wäre. Sie erhöhen außerdem die Verluste und erzeugen lokale Impedanzschwankungen. Verwenden Sie den größtmöglichen Abstand zwischen benachbarten Abstimmungssegmenten, minimieren Sie die Anzahl der Windungen und verteilen Sie die Abstimmung so, dass sie keine Unterbrechungen oder die Referenzkontinuität beeinträchtigt.

Es gibt keine allgemeingültige Regel, dass die Abstimmung nahe der Quelle oder nahe dem Empfänger erfolgen muss. Die Platzierung hängt von der Topologie und dem Zweck der Anpassung ab. Bei einem quellensynchronen Bus sollte die Abstimmung innerhalb der definierten Gruppe erfolgen, wobei die Topologie erhalten zu bleiben ist. Bei einem Differenzialpaar sollte der Laufzeitunterschied mit einem kompakten, symmetrischen Bauteil korrigiert werden, das keinen langen entkoppelten Abschnitt erzeugt.

Abgerundete Ecken sind nicht zwingend erforderlich, und eine einfache 90-Grad-Biegung entspricht nicht in jeder Geometrie einer 15%igen Spiegelung. Verwenden Sie 45-Grad- oder Kurvenverläufe für eine bessere Herstellbarkeit, Paarsymmetrie und gleichmäßige Abstände. Konzentrieren Sie den Entwicklungsaufwand jedoch auf größere Diskontinuitäten wie Pads, Vias, Steckverbinder und Unterbrechungen der Referenzebene.

BGA-Escape, Vias und Herstellbarkeit

Die BGA-Pitch allein entscheidet nicht darüber, ob HDI erforderlich ist. Pad-Durchmesser, Lötstopplackstrategie, Reihenanzahl, Pinbelegung, verfügbare Routing-Ebenen und Austrittsrichtung spielen ebenfalls eine Rolle. Manche Bauteile mit 0.5 mm Pitch können mit sorgfältig ausgelegten Through-Vias oder begrenzten Blind-Vias arbeiten; andere benötigen Via-in-Pads und mehrere Aufbaulagen. Beachten Sie die tatsächliche Gehäuseverzweigung und verwenden Sie nicht nur eine Tabelle mit Pitch-Angaben.

Bei Via-in-Pad-Verbindungen muss angegeben werden, ob die Durchkontaktierung mit Kupfer gefüllt, mit Harz gefüllt und verschlossen oder mit einem anderen qualifizierten Verfahren bearbeitet wurde. Bei gestapelten Mikro-Vias müssen die Aufbaureihenfolge und der Zuverlässigkeitsplan vereinbart werden. HDI-Leitfaden Beinhaltet die Auswahl der Struktur; das Layout muss weiterhin Fangbereiche, Antipads und Sperrzonen bieten, die mit der Registrierungsfähigkeit des Lieferanten kompatibel sind.

Die Leitungsführung sollte die Referenzkontinuität gewährleisten. Dichte Antipad-Felder können zu viel Kupferfläche unter einem Gehäuse entfernen, daher sollte der Strom- und Masseaustritt als elektromagnetische Struktur überprüft werden. Das Hinzufügen weiterer Masse-Vias ist nicht immer vorteilhaft, wenn dadurch zu große Hohlräume entstehen oder die Leitungsführung behindert wird.

Überprüfung der Vorfertigungsroute

Eine DFM-Prüfung sollte elektrische Randbedingungen nicht stillschweigend ändern. Wenn CAM eine Änderung der Breite, der Pad-, Antipad- oder Stackup-Anpassung vorschlägt, muss diese Änderung mit dem Impedanz- oder Kanalmodell abgeglichen und dokumentiert werden. Reichen Sie das finale Layout zusammen mit der Fertigungszeichnung und der Netzliste über das [System/die Plattform einfügen] ein. DFM-Überprüfungsprozess.

Steckverbinder-Anschlüsse, Leiterplattengrenzen und Teststrukturen

Steckverbinderanschlüsse weisen oft größere Unstetigkeiten auf als gewöhnliche Biegungen. Überprüfen Sie die Signalfläche, die Gegenfläche, das Masse-Pin-Muster, die Aussparungen auf der Leiterplatte und den Übergang zum Leiterbahnpaar als eine Einheit. Die Referenz-Footprints der Hersteller dienen als Ausgangspunkt, nicht als Garantie, da Leiterplattendicke, Lagenbelegung und Fertigungsabmessungen variieren können. Verwenden Sie für Hochgeschwindigkeitssteckverbinder das Herstellermodell und extrahieren Sie den lokalen Leiterplattenanlauf.

An Leiterplattenrändern ist ein abrupter Abschluss der Referenzebene unterhalb empfindlicher Leiterbahnen zu vermeiden. Leiterplattenrandkontakte, Koaxialkabelanschlüsse und Mezzanine-Steckverbinder erfordern möglicherweise eine Masseformung, Durchkontaktierungen oder lokale Lagenübergänge, die spezifisch für die Schnittstelle sind. Mechanische Trennflächen, Kontaktleisten und Sollbruchstellen dürfen nicht in den elektrischen Referenzbereich eingebracht werden, es sei denn, sie sind im Modell enthalten.

Zugriff auf Testdaten entwerfen, ohne Stubs zu erstellen

Herkömmliche Prüfkontakte und verzweigte Testpunkte können zusätzliche Kapazität oder einen nicht abgeschlossenen Stichleitungsabschnitt verursachen. Verwenden Sie stattdessen einen validierten Testcoupon, einen Steckverbinderzugang, eine Option zum Entfernen von Bauteilen oder einen in den Hauptübertragungspfad integrierten Prüfkontakt. Stimmen Sie die Anforderungen an In-Circuit-Tests mit der Signalintegrität ab, bevor das Layout fertiggestellt ist; das Löschen eines Testzweigs nach der Qualifizierung kann den Kanal verändern.

Dokumentieren Sie beabsichtigte Ausnahmen

Bei dichten Layouts sind mitunter lokale Breitenänderungen, Referenzübergänge oder Abstandsverletzungen erforderlich. Dokumentieren Sie die Position, den Grund und die Simulations- oder Herstellergenehmigung. Eine dokumentierte Ausnahme ist sicherer, als die Regel generell zu lockern oder sich darauf zu verlassen, dass ein zukünftiger DFM-Ingenieur die Designabsicht erschließt.

Grenzen der Takt-, Analog- und Stromversorgungsleitung

Nicht jedes wichtige Netzwerk ist eine differentielle serielle Verbindung. Referenztakte, Reset-Signale, analoge Sensorpfade und Schaltnetzteile können Störungen erzeugen oder empfangen. Netzwerke sollten anhand der Flankensteilheit, der Rauschempfindlichkeit und der Stromschleife klassifiziert werden, nicht nur anhand der Nennfrequenz. Ein niederfrequenter Takt mit steiler Flanke kann mehr Sorgfalt erfordern als eine höherfrequente Sinuswelle.

Referenzuhren

Referenztakte sollten auf einer durchgehenden Ebene geführt werden, unnötige Testleitungen sollten vermieden und die Taktgeber von Schaltknoten isoliert werden. Die erforderliche Topologie – Punkt-zu-Punkt, Fanout-Puffer oder eine andere Verteilungsmethode – ergibt sich aus den Spezifikationen der Taktquelle und des Taktempfängers. Eine Stern- oder Reihenschaltung ist nicht immer korrekt. Werden mehrere Empfänger angesteuert, sollten Last und Terminierung simuliert werden.

Analoge und Wandlerschnittstellen

Halten Sie kleine analoge Schleifen kompakt und trennen Sie sie von aggressiven digitalen Rückströmen. Eine Aufteilung der Massefläche ist nicht automatisch vorteilhaft; eine durchgehende Fläche mit durchdachter Platzierung bietet oft eine niederohmige Rückführung. Falls analoge und digitale Bereiche an einem kontrollierten Punkt zusammengeführt werden müssen, stellen Sie sicher, dass Signale die entstehende Lücke nicht überbrücken und die Verbindungsstrategie den Empfehlungen des Wandlerherstellers entspricht.

Schaltleistungsbereiche

Schaltknoten, Gate-Ansteuerschleife und Strompfade mit hohem Stromfluss (di/dt) erfordern physikalische Schutzzonen. Hochgeschwindigkeitsleitungen dürfen nicht unter Induktivitäten, Transformatoren oder Kupferleitern von Schaltknoten verlegt werden. Flächenfreie Bereiche und Sperrzonen sind bei der Überprüfung des Rückleitungspfads zu berücksichtigen. Stromtragfähigkeit und thermische Leistungsfähigkeit sind anhand der IPC-2152-Methoden oder validierter Simulationen und nicht anhand einer universellen Stromdichtekennzahl zu bewerten.

Dokumentieren Sie diese Bereiche in den Layoutbeschränkungen, damit DFM-Kupferergänzungen, -Diebstähle oder -Panelmerkmale nicht unbeabsichtigt in einen sensiblen Bereich gelangen.

Routingregel-Abmeldung

Die abschließende Überprüfung des Routings sollte das Layout mit dem freigegebenen Stackup und gerätespezifischen Randbedingungen vergleichen, anstatt mit einer allgemeinen Checkliste von Mil-Werten. Kritische Gruppen sollten anhand extrahierter Verzögerungs-, Dämpfungs- und Übergangsmodelle überprüft werden, sofern diese Effekte wesentlich sind.

• Prüfen Sie, ob jede kritische Route über eine kontinuierliche Referenz verläuft und ob Schichtwechsel einen Rückstrompfad bereitstellen.
• Prüfen Sie die differentielle Geometrie durch Verjüngungen, Pads, Vias, Steckverbinder und Teststrukturen – nicht nur auf geraden Leiterbahnen.
• Wenden Sie das Speichertiming nach Byte-Lane, Befehls-/Adressgruppe und Topologie unter Verwendung der Controller- und Speicherdokumentation an.
• Begrenzen Sie Mäander und Parallelität auf der Grundlage von Verzögerungs- und Übersprechanalysen anstatt eines universellen Abstandsmultiplikators.
• Prüfen Sie, ob BGA-Fanout, Ringdichtungen, Antipads und Via-Spannen mit den vom Lieferanten genehmigten Kapazitäten übereinstimmen.
• Die finalen Grafiken, die Netzliste, die Bohr-/Routingdaten, die Stackup-Revision, die Impedanztabelle und die Zeichnung mit kontrollierter Tiefe werden als ein revisionskontrolliertes Paket geliefert.

Die Layoutregeln sollten das elektrische Ziel und dessen Quelle klar definieren. Dadurch sind Ausnahmen überprüfbar und eine Fertigungsänderung führt nicht unbemerkt zur Ungültigkeit der Routing-Beschränkungen.

Verwaltung von Routing-Ausnahmen

Bei dichter Schaltungsgestaltung sind zwangsläufig Ausnahmen von den üblichen Regeln erforderlich. Ziel ist es nicht, jede Verengung, jeden Schichtübergang oder jede lokale Abstandsreduzierung zu verbieten, sondern die elektrisch relevanten Ausnahmen zu identifizieren und sie mit dem entsprechenden Modell zu überprüfen.

Ausnahmen sollten Netzen, Regionen oder Klassen zugeordnet und im Designprüfungsdokument gespeichert werden. Eine allgemeine mündliche Genehmigung wie „Abstand ist akzeptabel“ ist bei einer Änderungsmitteilung (ECO) oder einem Lieferantenwechsel nicht gültig. Dasselbe Prinzip gilt für Referenzlayouts von Geräteherstellern: Die elektrische Funktion muss beibehalten werden, die Abmessungen jedoch anhand des freigegebenen Leiterplattenaufbaus erneut zu validieren.

Im Prüfprotokoll sollte auch die für kritische Ausnahmen verwendete Extraktions- oder Simulationsversion angegeben werden. Wenn eine Änderungsmitteilung (ECO) eine Komponente verschiebt, eine Ebene ändert oder die Anschlussfläche eines Steckers anpasst, kann die betroffene Ausnahme neu bewertet werden, anstatt eine Genehmigung zu übernehmen, die nicht mehr der Geometrie entspricht.