Leitfaden für das Design von 28-lagigen Leiterplatten: Lagenaufbau, Materialien und Signalintegrität bei 28 Gbit/s

Ein 28-lagiges Leiterplattendesign stellt den optimalen Kompromiss zwischen maximaler Leiterbahndichte und realer Fertigungskomplexität dar. Es kommt zum Einsatz, wenn 24 Lagen die für ein komplexes System erforderliche Anzahl an Signalebenen nicht abdecken können, wenn die Stromversorgung mehr dedizierte Ebenen erfordert, als eine geringere Lagenanzahl bietet, oder wenn die Bauteildichte eines KI-Prozessors, eines Netzwerk-Switch-ASICs oder eines fortschrittlichen FPGAs eine Leiterplatte erfordert, die jedes Signal mit kontrollierter Impedanz routen kann. Dieser Leitfaden richtet sich an Entwicklungsingenieure und Einkaufsleiter, die an realen 28-lagigen Projekten arbeiten – er behandelt die Entscheidungen, die darüber entscheiden, ob ein Hersteller von 28-lagigen Leiterplatten Ihr Design tatsächlich spezifikationsgemäß fertigen kann.

1. Wann sind 28 Lagen die richtige Lagenanzahl?

1.1 Anforderungen an die Routingdichte, die Entscheidungen in 28 Schichten beeinflussen

Die Entscheidung für 28 Lagen wird selten willkürlich getroffen. Sie basiert typischerweise auf einer strukturierten Lagenanalyse: einer Abschätzung der Leitungsdichte (Gesamtnetzlänge geteilt durch die verfügbare Leitungsfläche pro Lage), die zeigt, dass 24 Lagen die Signalanzahl bei der erforderlichen Leiterbahnbreite und dem erforderlichen Leiterbahnabstand nicht aufnehmen können. Häufige Auslöser:

• BGA-Gehäuse mit mehr als 2,500 Pins und 0.8 mm oder 1.0 mm Rastermaß, bei denen die Leitungsführung mehrere Signalebenen pro Gehäuseseite erfordert.
• Multi-Chip-Gehäuse (MCM- oder 2.5D-Interposer-Konfigurationen), bei denen die Gesamtanzahl der E/A-Schnittstellen die Routing-Kapazität von 24 Schichten überschreitet.
• Hochgeschwindigkeits-Seriellverbindungen umfassen mehr als 64 differentielle Paare bei 28 Gbit/s und mehr, wobei jedes Paar über seine gesamte Länge mit Referenzebenen darüber und darunter geroutet werden muss.
• Leistungsdomänen mit einer Komplexität von mehr als 6–8 erfordern dedizierte Ebenen für mehrere Spannungsschienen, um die Rauschkopplung zwischen gemeinsam genutzten Ebenen zu vermeiden.

Wenn Ihr Entwurf nicht mindestens zwei dieser Kriterien erfüllt, lohnt es sich, eine strukturierte Überprüfung der 24-lagigen Alternativen durchzuführen, bevor Sie sich für die Werkzeug- und Fertigungskosten einer 28-lagigen Konstruktion entscheiden.

1.2 Der Vorteil von 28 Schichten gegenüber 24 und 32 Schichten

28 Lagen bieten vier zusätzliche Routing- oder Planelagen gegenüber einem 24-Lagen-Stackup und bleiben dabei im Bereich der sequenziellen Laminierung, der von einer größeren Anzahl von Zulieferern bedient werden kann (typischerweise 2–3 Laminierungszyklen gegenüber den 3–4 für 30+ Lagen). Im Vergleich zu 32 Lagen bieten 28 Lagen deutlich geringere Materialkosten (weniger Prepreg- und Kernlagen), kürzere sequenzielle Laminierungszeit und eine höhere Fertigungsausbeute – und erfüllen gleichzeitig die Anforderungen der überwiegenden Mehrheit der Designs für 400G-Netzwerke, KI-Inferenz und fortschrittliche FPGA-Plattformen. Das Verständnis des gesamten PCB- Fertigungsprozesses hinter der sequenziellen Laminierung hilft, realistische Lieferzeit- und Kostenerwartungen vor der Angebotsanfrage festzulegen.

2. Lagenaufbauplanung für 28-lagige Hochgeschwindigkeitsdesigns

2.1 Prinzipien der Ebenenzuordnung

Ein gut geplanter 28-Lagen-Aufbau folgt etablierten Signalintegritätsprinzipien, die mit zunehmender Lagenzahl immer wichtiger werden:

• Jede Hochgeschwindigkeitssignalschicht muss über eine unmittelbar angrenzende, durchgehende Referenzebene verfügen. Mit 28 Lagen stehen ausreichend ebene Lagen zur Verfügung – nutzen Sie diese, um Streifenleitungsumgebungen für jede kritische Signalgruppe zu erstellen. Mikrostreifenleitungen auf äußeren Lagen sollten Signalen vorbehalten bleiben, bei denen die Impedanzkontrolle zweitrangig ist.
• Die Symmetrie bezüglich der Mittelebene des Brettes muss erhalten bleiben. Ein asymmetrischer Lagenaufbau – unterschiedliche Kupfergewichte, unterschiedliche Dielektrikumdicken oder unterschiedliche Anzahl von Signal- und Flächenlagen auf beiden Seiten der Mitte – erzeugt während der Laminierung und der Temperaturwechselbeanspruchung ein resultierendes Biegemoment über die gesamte Leiterplatte. Bei 28 Lagen und einer fertigen Dicke von 3.0–3.6 mm ist der durch asymmetrische Lagenaufbauten verursachte Verzug schwer zu korrigieren und kann zu Montagefehlern führen. Die IPC-Klasse 3 fordert eine maximale Verformung von 0.5 %.
• Gruppieren Sie die Stromversorgungsebenen nach Spannungsbereich, mit Signalebenen dazwischen, wo dies möglich ist. Ein planares Leiterbahnpaar (Versorgung + Masse) zwischen zwei Signalebenen dient als Entkopplungskondensator mit sehr geringer Schleifeninduktivität – ein echter Vorteil von PDN-Systemen. Der Schichtaufbau sollte so ausgelegt sein, dass diese Geometrie für die rauschintensivsten Versorgungsbereiche genutzt wird.

Für die Leiterbahnführung von BGA-Feinstrukturen mit 28 Lagen sind häufig HDI-Via-Strukturen – gestapelte Mikro-Vias und Via-in-Pads – erforderlich. Diese erfordern einen Hersteller mit einer aktiven sequenziellen Laminieranlage und dedizierter Laserbohrtechnik, nicht nur mit der Fähigkeit, die Lagenanzahl anzugeben.

2.2 Dielektrische Dicke und Impedanzziele

Bei 28 Lagen liegen die dielektrischen Dicken zwischen den Signallagen und ihren Referenzebenen typischerweise im Bereich von 75–150 µm für innere Streifenleitungen. Dies bestimmt die Leiterbahnbreite: Eine 50-Ω-Single-Ended-Leiterbahn über einem 100 µm dicken Dielektrikum mit Er = 3.7 (Isola 370HR) ist etwa 170–180 µm breit, was für die moderne impedanzkontrollierte Leiterplattenfertigung realisierbar ist . Für 100-Ω-Differenzpaare muss die Kombination aus Leiterbahnbreite und -abstand mithilfe des Feldlösers des Herstellers und der tatsächlichen Lagenaufbaugeometrie charakterisiert werden – nicht durch Annäherung mit Online-Rechnern.

Dünnere Dielektrika (75 µm oder weniger) ermöglichen eine engere Kopplung zwischen Differenzialpaaren und eine geringere parasitäre Kapazität in Hochgeschwindigkeitsknoten. Sie erfordern jedoch einen Hersteller mit nachgewiesener Fähigkeit zur Einhaltung der Toleranz der Dielektrikumdicke (±10 % des Nennwerts nach der Laminierung entspricht der IPC-Klasse 3). Bei einem Nennwert von 75 µm bedeutet ±10 % ±7.5 µm – eine Toleranz, die vom Hersteller eine präzise Charakterisierung des Prepreg-Harzflusses für jede Materialkombination und jedes Laminierungsrezept erfordert.

3. Signalintegrität bei 28 Gbit/s und darüber

3.1 Budget für Einfügedämpfung bei 28-lagigen Leiterplatten

Um die für SerDes-Verbindungen mit 28 Gbit/s und mehr erforderliche Hochfrequenz-Signalqualität zu erreichen , ist eine sorgfältige Materialauswahl und Spezifikation der Kupferfolie vor dem endgültigen Bestimmen des Lagenaufbaus unerlässlich. Ein NRZ-Signal mit 28 Gbit/s (14 GHz Grundfrequenz), das eine 300 mm breite Leiterplatte auf einer inneren Streifenleitungsebene durchläuft, erfährt Leiterverluste, dielektrische Verluste und Durchkontaktierungsverluste. Bei einer typischen 28-lagigen Leiterplatte mit Isola 370HR und Standardkupfer:

• Leiterverlust (Standard-ED-Kupfer): ca. 0.18–0.22 dB/cm bei 14 GHz
• Dielektrischer Verlust (Df = 0.021 bei 10 GHz): ungefähr 0.12–0.15 dB/cm bei 14 GHz
• Kombinierte Kanaldämpfung für 300 mm: 9–11 dB, vor Berücksichtigung der Durchkontaktierungen

Dieses Budget ist für 28 Gbit/s NRZ ohne Entzerrung grenzwertig. Für Designs, die geringere Verluste erfordern – oder für PAM4-Signalisierung mit 56 Gbit/s (28 GBaud), wo das Verlustbudget knapper ist – reduziert Panasonic Megtron 6 (Df = 0.002) mit VLP-Kupfer die Gesamtdämpfung bei gleicher Kanallänge auf ca. 5–6 dB und bietet so einen erheblichen Spielraum für Entzerrung und Systemzuverlässigkeit.

Die praktische Konsequenz: Die Materialwahl für ein 28-Lagen-Design mit 28 Gbit/s+ ist keine Nebensache. Sie sollte frühzeitig im Designprozess auf Basis der gemessenen Kanaldämpfung aus einer Pre-Layout-Simulation getroffen und vor der Auswahl des Herstellers festgelegt werden – denn nicht alle Hersteller von 28-Lagen-Leiterplatten führen Megtron 6 oder verarbeiten es regelmäßig.

3.2 Durchkontaktierungsdiskontinuität und Rückbohrung bei 28 Lagen

Eine Durchkontaktierung in einer 28-lagigen Leiterplatte, die nur einen Bruchteil der Leiterplattendicke nutzt, hinterlässt einen Stichleitungsabschnitt, der innerhalb der Signalbandbreite resoniert. Bei einer 28-lagigen Leiterplatte mit 3.2 mm Enddicke, bei der eine Durchkontaktierung nur die Lagen 1–14 verbindet, beträgt die Länge des ungenutzten Stichleitungsabschnitts ca. 1.6 mm – die Resonanzfrequenz liegt bei ca. 30 GHz. Bei 28-Gbit/s-NRZ-Signalen mit einer Energie bis 14 GHz liegt diese Resonanz an der Oberwellengrenze; ​​bei 56-Gbit/s-Signalen liegt sie direkt im Frequenzband.

Beim Rückbohren wird der nicht benötigte Via-Stummel entfernt, wobei ein kontrollierter Rest von typischerweise ≤ 0.25 mm verbleibt. Das Verfahren erfordert tiefenkontrolliertes mechanisches Bohren mit einer Genauigkeit von ± 50–75 µm in Z-Richtung sowie ein auf die jeweilige Leiterplattendicke kalibriertes Dimensionskompensationsmodell. Fordern Sie Querschnittsfotos von rückgebohrten Vias aus der aktuellen Produktion des Herstellers an – die gemessene Restlänge des Stummels ist im Schnitt direkt sichtbar und stellt den zuverlässigsten Nachweis für die Leistungsfähigkeit des Rückbohrverfahrens dar.

4. Stromversorgungsnetzwerkarchitektur in 28-lagigen Leiterplatten

4.1 Anzahl der Ebenen und Isolation der Leistungsdomäne

Ein 28-lagiges Design verwendet typischerweise 10–14 Lagen für die Versorgungs- und Masseflächen und 14–18 Lagen für das Signalrouting. Diese Lagendichte ermöglicht eine echte Trennung der Versorgungsbereiche: separate, dedizierte Flächen für Kernspannung, I/O-Spannung, analoge Versorgung, DDR-Abschlussspannung und Hilfsspannungen – jede mit eigenem Rückleitungspfad und eigener Entkopplungsstrategie. Die Alternative – gemeinsam genutzte Flächen mit geteilten Kupferflächen – führt zu einer hochfrequenten Kopplung zwischen den Versorgungsbereichen, die schwer zu modellieren und in einem bestehenden Layout nur schwer zu eliminieren ist.

Für KI-Rechenzentrumsplatinen und High-End-Netzwerkplattformen, die Ströme im zweistelligen Amperebereich bei Kernspannungen unter 1 V und einer Restwelligkeit im Millivoltbereich liefern müssen, wird das PDN-Design gemeinsam mit dem Stackup entwickelt. Die für die Kernspannung ausgewählten Ebenenpaare müssen vor Beginn der Platzierung festgelegt werden und dürfen nicht erst nach Abschluss des Signalroutings den verbleibenden Lagen zugewiesen werden.

4.2 Platzierung des Entkopplungskondensators und Auswirkungen von Durchkontaktierungs-Steckplätzen

Entkopplungskondensatoren auf der Leiterplattenoberfläche müssen über Durchkontaktierungen mit den Versorgungs- und Masseebenen verbunden werden. Jede Durchkontaktierung erzeugt eine Induktivität – etwa 0.5–1.0 nH bei einer Standarddurchkontaktierung durch eine 3.2 mm dicke Leiterplatte. Bei 28 Lagen, wo die Versorgungsebenen tief im Lagenaufbau liegen können, kann die Induktivität zwischen einem oberflächenmontierten Entkopplungskondensator und der entsprechenden Versorgungsebene so groß sein, dass die Effektivität des Kondensators oberhalb von 100–200 MHz stark reduziert wird. Um diese Induktivität zu minimieren, werden Durchkontaktierungsarrays (mehrere parallel geschaltete Durchkontaktierungen) verwendet und die Entkopplungskondensatoren auf der Lage platziert, die dem jeweiligen Bauteil am nächsten liegt. Bei 28 Lagen bedeutet dies häufig, dass sie in einem Zwischenschritt der Laminierung in den Lagenaufbau eingebettet werden.

5. Übersetzung von SI-Anforderungen in Fertigungsspezifikationen

5.1 Die Spezifikationselemente, die explizit angegeben werden müssen

Eine Bestellung für eine panelisierte 28-lagige Leiterplatte, die lediglich die Gerber-Daten und die Lagenanzahl angibt, stellt keine Fertigungsspezifikation dar. Folgende Elemente müssen explizit schriftlich angegeben werden:

• Laminatmaterial nach Hersteller, Güteklasse und IPC-4101-Plattenbezeichnung (z. B. „Isola 370HR, /126“)
• Kupferfolientyp und -gewicht nach Lage oder Lagengruppe (z. B. „VLP-Kupfer, 0.5 oz auf den inneren Signallagen L3–L26“)
• Kontrollierte Impedanzziele mit Netzklasse, Schichtzuordnung und Toleranz (z. B. „100 Ω differentiell, L5/L6-Paar, ±5 %“)
• Anforderungen an das Rückbohren: welche Gruppen, Bohrrichtung, maximale Stumpflänge
• IPC-Klasse: explizit „IPC-6012 Klasse 3“ – dies darf nicht unerwähnt bleiben.
• Oberflächenbeschaffenheit mit Angabe der Schichtdicke (z. B. „ENIG, mindestens 2 µin Au / 150 µin Ni“)
• Prüfanforderungen: 100% elektrische Prüfung mittels Flying Probe oder Fixture, TDR-Impedanz-Coupon-Messung pro Panel

5.2 DFM-Überprüfung als Lieferantenqualifizierungsereignis

Fordern Sie vor Produktionsfreigabe die DFM-Prüfung des Herstellers an. Ein kompetenter Hersteller von 28-Lagen-Strukturen wird relevante Probleme aufzeigen: Verletzungen der Ringgrenzen bei Durchkontaktierungen mit hohem Aspektverhältnis, Konflikte beim Rückbohren, Probleme mit der Kupferbilanz, die zu Verzug führen können, oder Probleme bei der Prepreg-Auswahl für dünne dielektrische Bereiche. Ein Hersteller, der die DFM-Prüfung ohne Kommentare zu einem komplexen 28-Lagen-Design zurücksendet, hat die Dateien entweder nicht geprüft oder verfügt nicht über die entsprechenden Ingenieure. In beiden Fällen sollte der Lieferant disqualifiziert werden.

6. Bewertung eines 28-Lagen-Leiterplattenlieferanten: Die entscheidenden Kriterien

6.1 Die Lieferantennachweismatrix

6.2 Warnsignale bei der Lieferantenbewertung

• Der Lieferant kann keine Querschnittsbilder der 28-Schicht-Produktion der letzten 90 Tage vorlegen – dies deutet darauf hin, dass die 28-Schicht-Produktion für ihn nicht aktiv ist.
• Impedanz-Cpk-Daten sind nicht verfügbar oder zeigen einen Cpk-Wert < 1.33 an – dies deutet auf eine unzureichende Prozesskontrolle für eine Toleranz von ±5 % hin.
• Der Lieferant verwendet keinen Feldlöser (Polar SI, iCD oder Äquivalent) zur Impedanzberechnung – dies deutet darauf hin, dass die Leiterbahnbreiten geschätzt und nicht modelliert werden.
• Die Bearbeitungszeit für die DFM-Prüfung beträgt weniger als 4 Stunden für ein komplexes 28-lagiges Design – dies deutet darauf hin, dass die Dateien nicht von einem Ingenieur geprüft wurden.
• Der Lieferant kann die für Durchkontaktierungen mit hohem Aspektverhältnis verwendete Beschichtungschemie nicht nennen – dies deutet auf mangelnde Vertrautheit mit den Anforderungen der Klasse 3 für die Beschichtung hin.

Besprechen Sie Ihr 28-lagiges Leiterplattenprojekt

7. Vorlaufzeit, Kostentreiber und Übergang vom Prototyp zur Serienproduktion

7.1 Realistische Lieferzeit für 28-lagige Leiterplattenprototypen

Die Fertigung eines 28-lagigen Prototyps bei einem qualifizierten Hersteller dauert von der DFM-Freigabe bis zur Auslieferung 15–25 Werktage. Die Lieferzeit wird maßgeblich durch den sequenziellen Laminierungsablauf (jeder Zyklus erfordert Press-, Aushärtungszeit und Maßvermessung, bevor der nächste Zyklus beginnt) und die Beschichtungssequenz bestimmt (die PPR-Beschichtung für Durchkontaktierungen mit hohem Aspektverhältnis erfordert im Vergleich zur DC-Beschichtung eine längere Badzeit). Jeder Lieferant, der die Lieferung eines 28-lagigen Prototyps innerhalb von 5–7 Tagen verspricht, sollte konkret gefragt werden, wie er in diesem Zeitraum drei Laminierungszyklen realisieren kann – physikalisch ist dies nicht möglich.

Bei Produktionslosen von 50–500 Platinen sind Lieferzeiten bei qualifizierten Lieferanten typisch für 20–30 Werktage, wobei die Materialverfügbarkeit den größten Einfluss hat. Ein Lieferant, der Isola 370HR und Megtron 6 in Standardstärken auf Lager hat, kann die Produktion am Tag der DFM-Freigabe starten; ein Lieferant, der das Material auftragsbezogen bestellt, verlängert die Lieferzeit um 1–3 Wochen.

7.2 Kostenstruktur einer 28-lagigen Leiterplatte

Die wichtigsten Kostentreiber einer 28-lagigen Leiterplatte, in der Reihenfolge ihrer Auswirkung:

• Materialkosten: 30–40 % der gesamten Leiterplattenkosten. Megtron 6 kostet pro Flächeneinheit 4–6 Mal mehr als Isola 370HR. Dieser Kostenunterschied muss durch eine Systemanalyse gerechtfertigt werden und darf nicht einfach auf der Annahme beruhen, dass „besseres Material besser ist“.
• Arbeitsaufwand und Presszeit für die sequentielle Laminierung: Jeder Laminierungszyklus verursacht zusätzliche Kosten und verlängert die Lieferzeit. Konstruktionen, die in zwei statt drei Zyklen gefertigt werden können, sind deutlich günstiger – Entscheidungen bezüglich der Schichtarchitektur, die frühzeitig im Designprozess getroffen werden, beeinflussen die Kosten erheblich.
• Rückbohren: Dies verursacht zusätzliche Kosten pro Via-Gruppe, die gebohrt werden muss, und verlängert die Zykluszeit. Das Rückbohren sollte selektiv angewendet werden – nur bei Via-Gruppen, deren Stub-Resonanz innerhalb der Signalbandbreite liegt, und nicht generell bei allen Durchgangs-Vias.
• Oberflächenfinish: ENIG verursacht im Verhältnis zum Wert einer 28-lagigen Leiterplatte nur geringe Mehrkosten. ENEPIG für Drahtbondanwendungen oder Goldfinger-Anforderungen verursacht höhere Kosten. Geben Sie Ihren Bedarf genau an, wählen Sie aber nicht ohne Anwendungsgrund die teuerste Oberflächenbehandlung.

7.3 Management des Übergangs vom Prototyp zur Serienproduktion

Die Kluft zwischen einem erfolgreichen Prototyp und der Serienproduktion ist der Punkt, an dem die meisten 28-Schichten-Programme Probleme haben. Der Prototyp wurde mit besonderer Sorgfalt entwickelt; die Serienproduktion erfolgt im Batch-Verfahren mit Standardprozessablauf. Zum Schutz der Produktionsqualität:

• Fordern Sie Impedanz-Cpk-Daten von der Vorseriencharge an – nicht nur vom Prototyp.
• Vor Produktionsbeginn ist eine Prozessvereinbarung zu treffen, die die genehmigte Laminatchargenquelle, die Beschichtungsparameter und das Laminierungsprofil festlegt.
• Verlegen Sie 100% elektrische Prüfung — fliegende Sonde oder Vorrichtung — als vertragliche Anforderung in der Kaufspezifikation, nicht als eine Anfrage, die im Ermessen des Herstellers liegt
• Ausrichten Leiterplattenmontage Anforderungen an Fertigungstoleranzen frühzeitig festlegen: Die Wahl der Oberflächenbeschaffenheit, die Spezifikation der Durchkontaktierungsfüllung und die Planheit der Leiterplatte beeinflussen direkt die SMT-Ausbeute in der nachgelagerten Fertigung. Diese Parameter sollten zwischen Fertigungs- und Montageteams abgestimmt werden, bevor die erste Produktionscharge freigegeben wird.
• Definieren Sie die Korrekturmaßnahmen im Qualitätsvertrag vor der ersten Produktionscharge – nicht erst nach dem ersten Fehler.