HDI-Leiterplattenrichtlinien für Server-Motherboards

HDI-Einführungskriterien für Server-Motherboards

Server-Motherboards erstellen: HDI-Stackup-Beispiele, Microvia/VIPPO-Regeln, Materialien, Impedanzfreigabe und DFM-Tipps zur Kosten- und Lieferzeitreduzierung. Server-Baseboards und KI-Beschleunigerboards steigern Dichte, Bandbreite und Leistung weit über Standarddesigns hinaus. HDI ist gerechtfertigt, wenn:

• Fine-Pitch-Pakete dominieren (CPU-Sockel, Chipsätze, BMC, Retimer; BGAs bei ≤ 0.5 mm, bis hinunter zu 0.3–0.4 mm mit VIPPO).
• Hochgeschwindigkeitsgewebe (PCIe Gen5/6, CXL, NVLink/PCIe-Retimer) erfordern kurze vertikale Übergänge und minimale Stubs.
• Speichertopologien (DDR5 RDIMM/LRDIMM, HBM-Mezzanine/Module) benötigen eine streng kontrollierte Impedanz und einen streng kontrollierten Versatz.
• I/O-Entweichungsdruck um CPU/GPU-Footprints herum würde sonst die Anzahl der Schichten explodieren oder ein starkes Backdrilling erzwingen.
• Mechanische Einschränkungen (EEB/CEB/Serverkartenumrisse, Keep-Outs, Kühlkörper, Versteifungen) begrenzen Routing-Kanäle.

Von HDI-Einführungskriterien bis hin zu Stackup-Entscheidungen für Server-Motherboards

Sie haben definiert, warum HDI erforderlich ist. In diesem Abschnitt werden diese Kriterien in die Konfiguration des Stackups umgewandelt, damit Routingdichte, SI/PI, Zuverlässigkeit und Montage übereinstimmen.

Designeingaben → Was sie im Stackup bewirken

• BGA-Pitch und I/O-Dichte → HDI-Reihenfolge (äußere µvia-Schichten zuerst), versetzte vs. gestapelte Strategie, VIPPO-Umfang, Annulus-Ring-Ziele und Anzahl der Laminierungszyklen.
• Hochgeschwindigkeits-Fabrics (PCIe Gen5/6, CXL, Retimer) → µvia-Übergänge in der Außenschicht, um Stichleitungen, die Auswahl dielektrischer Verlustklassen, enge Ebenenangrenzungen und alle kontrollierten Rückbohrrückstände zu minimieren.
• Speichertopologie (DDR5 RDIMM/LRDIMM, HBM-Module) → Auswahl des Spread-Glass, Optionen für dielektrische Schritte, Schräglagenkontrolle und Couponstrategie nach Topologie.
• Leistung & Thermik → Kupfergewichtszonierung, Via-Farmen/Thermal-Via-Arrays, symmetrisches Kupfer zur Eindämmung von Plattenverzug, Krümmungs-/Verdrehungszielen.
• Mechanische Hülle (EEB/CEB, Kühlkörper, Versteifungen) → Routing-Kanal-Verfügbarkeit, Layer-Budgetierung, Keep-Out-gesteuerte Via-Planung.
• Montage & Test → VIPPO-Planarität, Schablonenregeln für 01005/0.3 mm Pitch, Röntgenfenster, ICT/Boundary-Scan-Zugriff.

Praktischer Auswahlablauf

1. Korrigieren Sie BGA-Abstände und Escape-Muster um CPU-/GPU-/ASIC-Footprints.
2. Wählen Sie die niedrigste HDI-Reihenfolge, die sauber entgeht, indem Sie, wo immer möglich, versetzte µVias verwenden.
3. Sperren Sie eine einzelne dielektrische Familie pro Panel und Ihre Impedanzziele; lösen Sie Breiten/Abstände mit Toleranz für die Beschichtung der Außenschicht zurück.
4. Gleichen Sie das Kupfer aus und bestätigen Sie die Laminierungszyklen. Fügen Sie gestapelte µVias nur hinzu, wenn das Routing dies als erforderlich erweist.
5. Definieren Sie VIPPO-Füll-/Planaritätsspezifikationen; platzieren Sie Impedanzcoupons und Röntgenprobenbereiche.
6. Führen Sie FA mit Impedanz + Mikroabschnitten durch; nehmen Sie geringfügige dielektrische Optimierungen vor und frieren Sie dann den Massenproduktions-Stackup ein.

Typische Ergebnisse für Server-Motherboards

• Mainstream-Rack-Basisboard: niedrige bis mittlere HDI-Ordnung; Außenschicht-µvias, begrenzte vergrabene Strukturen; minimale Lam-Zyklen. Diese Designs bilden oft die Grundlage für Server-Motherboard-PCB-Baugruppe Projekte.
• Dichter GPU-/Beschleunigerträger: VIPPO unter Fine-Pitch-BGAs, selektive Buried Vias; mittlere HDI-Bestellung mit sorgfältiger Kupferbalance. Solche Layouts sind zunehmend relevant für KI-Motherboards, wo Hochgeschwindigkeitsgewebe und enges Routing dominieren.
• OAM/SXM-Klasse-Boards: extreme I/O-Dichte; höhere HDI-Ordnung, strenge Planaritäts- und Prozesskontrollen, nichtlineare Kostensensitivität. Diese hochmodernen Konfigurationen entsprechen Leiterplattenherstellung für KI-Computerhardware Anforderungen.

HDI-DFM-Richtlinien für Server-Motherboards: Von Beispielen zur Produktion

Mit der Beispiele für HDI-PCB-Stackup für Server-Motherboards Der nächste Schritt besteht darin, diese Visualisierungen in einen baubaren Stapel zu konvertieren, der die Kosten-, Ertrags- und Vorlaufzeitziele erfüllt. Verwenden Sie die folgenden DFM-Regeln, um innerhalb eines stabilen Fertigungsfensters zu bleiben.

Routing und Feature-Größen

• Spur/Raum (außen/innen): 75/75 µm ist typisch. Wenn Sie 60/60 µm anstreben, überprüfen Sie die Kupferdicke und Impedanz, damit die Beschichtungsränder den SI nicht verschieben.
• Laser-Mikrovias: 75–100 µm Durchmesser, Seitenverhältnis ≤ 1:1, Annulus ≥ 50–60 µm für Zuverlässigkeit und Beschichtungsausbeute.
• Versetzt vs. gestapelt: Bevorzugen gestaffelt Mikrovias; wenn Stapeln unvermeidbar ist, beschränken Sie sich auf ≤ 2 gestapelte Paare pro Seite.
• Blind-/vergrabener Mix: Minimieren Sie die Anzahl der Laminierungen. Bei Server-Motherboards ist eine 1+N+1-Struktur hinsichtlich Kosten und Zeitaufwand häufig einer 2+N+2-Struktur überlegen.
• Bohren bis Kupfer (innere Schichten): ≥ 200 µm, um das CAF-Risiko und die Empfindlichkeit gegenüber Bohrwanderungen zu verringern.

VIPPO, Lötmaske und Panelisierung

• VIPPO (Via-in-Pad, überkontaktiert): Geben Sie IPC-4761 Typ VII, Füllmaterial, Mindestfüllprozentsatz und Überplattendicke an. Definieren Sie im Voraus ein Planaritätsziel.
• Fine-Pitch-BGA-Maske: Bei Nicht-VIPPO-Austrittsstellen muss die Maskendicke ≥ 80–100 µm betragen, um ein Aufsaugen des Lots zu verhindern.
• Kupferbilanz: Behalten Sie die Symmetrie bei und fügen Sie bei einer lokalen Abdeckung von > 60 % eine Verkrümmung hinzu, um die Verformung großer Grundplatten zu kontrollieren.
• Panelisierung: Verwenden Sie 18″×24″ oder 21″×24″ und behalten Sie eine einzelne Harzfamilie pro Platte bei, um Impedanz und Ertrag zu stabilisieren.

Primäre Kosten- und Vorlaufzeithebel

• Laminierzyklen: größter Treiber – wählen Sie die niedrigste HDI-Reihenfolge, die Ihren BGAs sauber entgeht.
• Anzahl der Mikrovias und Stapelhöhe: bevorzugen Sie eine gestaffelte Beschichtung, um die Beschichtungsausbeute und die Zykluszeit zu schützen.
• Materialsysteme: Eine Harzfamilie pro Platte verringert die Variabilität und vereinfacht die Qualifizierung.
• Oberflächenfinish: ENIG / ENEPIG / OSP – wählen Sie für den Montagefluss und die Reflow-Anzahl.
• Toleranzen: Enge Impedanz-, Dicken- und Verformungsspezifikationen erhöhen die Prozesszeit und -kosten. Halten Sie sie nur dort ein, wo es darauf ankommt.

Wie Highleap Electronics Server-Motherboard-Teams unterstützt

• Stapel-Co-Design: Übersetzen Sie Ihren Beispiel-Stackup in eine herstellbare Konstruktion mit bestätigten Materialien, dielektrischen Schritten und Beschichtungszugaben.
• Impedanzabnahme: Bereitstellung von Coupondesign und Akzeptanzbändern; Durchführung von FA mit Impedanz und Mikroschnitten vor der Massenproduktion.
• VIPPO und Via-Qualität: Definieren Sie Füll-/Planaritätsspezifikationen, Röntgenproben und Hohlraumkriterien, um die BGA-Ausbeute zu schützen.
• Risikobasiertes DFM: Liefern Sie eine Rangliste (SI/PI, Verzug, Bohren-zu-Kupfer, Panel-Strategie) mit praktischen Abhilfemaßnahmen.
• Build-Optionen: Prototyp-, Pilot- und Volumen-HDI-PCB + schlüsselfertige PCBA für Server-Motherboards und zugehörige Karten (OCP-NIC, PCIe-Riser, NVMe-Backplanes).

Sind Sie bereit, Ihr Design zu überprüfen? Teilen Sie uns Ihre Zielimpedanzen, Materialpräferenzen und Fertigungsdaten (Gerber/ODB++/IPC-2581) mit. Wir senden Ihnen einen Lagenaufbauvorschlag, DFM-Notizen und klare Kompromisse zurück – ingenieurorientiert und produktionsbereit.

Materialauswahl und Impedanzkontrolle für Server-Motherboard-HDI-Leiterplatten

Wählen Sie dielektrische Systeme für die Zieldatenrate und das thermische Profil und sperren Sie dann die Impedanz mit Coupons, bevor Sie die ersten Artikel schreiben.

Materialstrategie

• Datenraten: 10–28 Gbit/s NRZ kann für verlustarmes FR-4+ verwendet werden; ≥ 28 Gbit/s oder PAM4 erfordert normalerweise Harzsysteme mit mittlerem/niedrigem Verlust.
• Glas und Harz: Modellieren Sie Dk/Df, Glasart, Harzgehalt und Kupferrauheit; ziehen Sie Spread Glass oder Route-on-Bias in Betracht, um die durch Weben verursachte Verzerrung bei DDR5 zu mildern.
• Thermische Robustheit: Verwenden Sie Dielektrika mit hohem Tg (≥ 170 °C) und niedrigem CTE für Multi-Reflow und Thermoschock, die bei der Montage von Server-Motherboards üblich sind.
• Compliance und Zuverlässigkeit: Wenn Grenzwerte für Halogenfreiheit, Zinn-Whisker oder CAF erforderlich sind, geben Sie in den Spezifikationen die Testmethoden und Grenzwerte an.

Impedanz-Abmeldefluss

1. Stellen Sie eine Zielimpedanztabelle (z. B. 50 Ω SE / 100 Ω Diff, ±10 %) mit der beabsichtigten Referenzebenentopologie pro Schicht bereit.
2. Erhalten Sie Kandidatenstapel mit rückgelösten Breiten/Abständen und Toleranzen für die Beschichtung der Außenschicht.
3. Frieren Sie gemeinsam die fertige Kupferdicke, die dielektrischen Toleranzen, das Coupondesign/die Couponplatzierung und die Akzeptanzbänder ein.
4. Führen Sie die Impedanz und den Mikroschnitt des ersten Artikels durch, nehmen Sie bei Bedarf kleinere Anpassungen vor und sperren Sie dann den Stapelaufbau für die Massenproduktion.

Kopierfertige Hinweise für Server-Motherboards

Kontrollierte Impedanz: 50 Ω SE / 100 Ω Diff (±10 %). Verwenden Sie vom Lieferanten bestätigte Stapel und Standardcoupons. Die Breite der Außenschichten umfasst die Plattierungszugabe.
Material: Einzelne verlustarme Familie für alle Dielektrika; einheitlicher Glasstil und Harzgehalt zur Aufrechterhaltung stabiler Dk/Df. Familienübergreifendes Mischen nicht zulässig.

Microvias, VIPPO und Assembly Co-Design für Server-Motherboards

Die Zuverlässigkeit von Server-Motherboards hängt von der Via-Struktur, der Füllung/Planarität und dem Reflow-Profil ab – behandeln Sie sie als einen geschlossenen Kreislauf.

Via-Qualität und Planarität

• Über die Füllqualität: Definieren Sie Fülltyp, Mindestfüllprozentsatz und Planarisierung/Überplattierung (z. B. ≥ 20 µm) in den Fertigungsnotizen.
• VIPPO-Planarität: Fördert die Benetzung und Hohlraumbildung des BGA; umfasst Röntgenproben und Hohlraumbewertung in FA (Ziel < 10–15 %).
• Bekannte Fehlermodi: Risse im Microvia-Knie, Harzrückgang und Elektromigration an Übergängen; Validierung mit Multi-Reflow (z. B. 6× bei 260 °C) und IST/Thermoschock nach Bedarf.

Checkliste für die Zusammenarbeit bei der Montage

• Reflow-Profil: Richten Sie sich nach Tg/CTE und VIPPO-Chemie; vermeiden Sie übermäßige Spitzentemperaturen/TAL, die die Metall-Harz-Spannung erhöhen.
• BGA-Escapes: Bevorzugen Sie VIPPO; ansonsten verwalten Sie Lötmaskendämme/-fenster, um Dochtwirkung bei feinem Pitch zu verhindern.
• Warp-Steuerung: Symmetrischer Stapel, Kupferbalance und geeignete Werkzeuge/Unterstützung; legen Sie die Plattenverzugsspezifikation fest (z. B. ≤ 0.7 %).
• Feinfunktionsbereitschaft: Koordinieren Sie für 01005- oder 0.3-mm-BGAs Schablonenöffnungen, Toleranzen und alle lokalen Abstufungen/Erhöhungen.
• Oberflächenfinish: ENIG für allgemeines Fine Pitch; ENEPIG für gemischtes Löten/Drahtbonden; OSP ist wirtschaftlich, aber empfindlich gegenüber der Reflow-Zählung; ImmAg/ImmSn erfordern Lagerung und Schwefel-/Zinnwhisker-Kontrollen.

Checkliste für RFQ-Pakete für Server-Motherboards

• Gerber / ODB++ / IPC-2581 (bevorzugen Sie ODB++ oder IPC-2581)
• Stapeltabelle (Marke/Modell, Dielektrikumdicken, Kupfergewichte)
• Impedanzziele und Couponanforderungen
• Bohrdiagramm (Laser/mechanisch, VIPPO, Rückbohren, vergraben)
• Oberfläche, Lötstoppmaske/-legende, Entflammbarkeitsklasse
• Regeln für die Panelisierung und Depanelierung (V-Schnitt/Tab-Route), kritische Konturtoleranzen
• Für PCBA: Stückliste, Schwerpunkt (XYRS), Schablonenführung, Ziel-Reflow-Profil

Bereit zum Bauen? Teilen Sie uns Ihren Zielaufbau, Ihre Impedanzziele und Ihre Fertigungsdaten mit. Highleap Electronics erstellt Ihnen einen fertigungsgerechten Vorschlag, eine DFM/SI/PI-Risikoliste mit Rangfolge sowie klare Optionen zu Oberflächen, Laminierungszyklen und Materialien – ingenieurorientiert und produktionsbereit.

Was wir für Server-Motherboards tun

1) Architektur- und Stackup-Co-Design

• HDI-Stackups der 1. bis 8. Ordnung, abgestimmt auf BGA-Pitch, Routing-Dichte und Budget.
• Impedanzplanung für PCIe Gen5/6, CXL, DDR5 und Retimer-Ketten, einschließlich Ebenenstrategie und Rückwegkontinuität.
• Coupon-Design und -Platzierung für die Abnahme mit kontrollierter Impedanz; Anleitung zur Glasgewebeminderung und zum Kupfergleichgewicht.
• Kompromissanalyse zwischen Backdrill und HDI zur Minimierung von Stummeln und Laminierungszyklen.

2) DFM-Überprüfung mit Ranglisten-Risikoregister

• Linie/Abstand, Seitenverhältnis der Mikrovias, gestapelte vs. versetzte Strategie, VIPPO-Anforderungen, Bohren-zu-Kupfer und Maskenregeln in der Nähe von BGAs mit feinem Rastermaß.
• Eine nach Schweregrad geordnete Liste (Auswirkungen, Grundursache, Lösung), damit Ihr Layout-Team genau weiß, was geändert werden muss und warum – noch vor der Erstellung von Prototypen.

3) Material- und Finish-Strategie

• Auswahl von Harzsystemen mit geringem bis extrem geringem Verlust basierend auf Datenrate, thermischem Profil und Versorgungsrisiko.
• Wenn möglich, eine einzige Harzfamilie pro Panel, um Impedanz und Ausbeute zu stabilisieren.
• Fertigstellen von Kompromissen (ENIG / ENEPIG / OSP / ImmAg / ImmSn), abgestimmt auf den Montagefluss und die Reflow-Anzahl.

4) NPI, FA und Pilot Builds

• Erste Artikel mit Impedanzmessungen und Mikroschliffen; Röntgenproben von VIPPO- und Fine-Pitch-BGA-Bereichen.
• DOE-Optionen für Via-Fill/Planarität, Verzugskontrolle und Schablonen-/Reflow-Parameter auf 01005 / 0.3 mm Pitch.
• Bei Bedarf koordinierte Zuverlässigkeitsprüfungen (z. B. Temperaturwechselprüfung, IST) mit klaren Abnahmekriterien.

5) Schlüsselfertige PCBA für Serverprogramme

• Schablonendesign (Öffnungen, Auf-/Abwärtsschritte), Reflow-Profilierung abgestimmt auf Tg/CTE und VIPPO-Chemie.
• SPI, AOI, Röntgen, Flying Probe/ICT, sofern zutreffend; Boundary-Scan/JTAG-Kettenintegration und grundlegende Zusammenarbeit bei funktionalen Kabelbäumen.
• Nacharbeitsmöglichkeit für Fine-Pitch-BGAs und große CPUs/ASICs; Serialisierung/Rückverfolgbarkeit und Dokumentation auf Chargenebene.

6) Verwandte Boards im selben Programm

• Backplanes (NVMe/SAS/SATA), PCIe-Riser/Retimer-Karten, OCP-NIC/Mezz-Karten, Stromverteilerplatinen, Lüftersteuerungen und Management-Boards, Frontpanel-I/O-Leiterplatten. Diese sind oft Teil größerer Herstellung von Server-PCBs Programme.
• Richten Sie Stapelaufbauten/Materialfamilien auf diesen Platinen nach Möglichkeit aus, um die Impedanzkontrolle, Coupons, Beschaffung und Qualifizierung zu vereinfachen.

7) Lieferketten- und Lebenszyklus-Support

• Machbarkeit und Alternativen für Stücklisten, AVL-Ausrichtung, LTB/EOL-Risikoaufrufe und Vorschläge aus zweiter Hand.
• Dokumentationspakete auf Chargenebene (Materialdaten, Testergebnisse, Reisende) und FA-Unterstützung für alle Feldrücksendungen.

8) Bauen Sie nach Ihren Akzeptanzkriterien

• Wir fertigen nach kundenspezifischen Standards und Abnahmekriterien (z. B. IPC-A-600/610 Klasse 2/3, sofern angegeben), wobei die Messdaten den Erstartikeln beigefügt werden. Für leistungsorientierte Anwendungen entspricht dieser Ansatz eng mit Leiterplattenherstellung für Hochleistungsrechner und GPU-PCB-Herstellung.