Circuits imprimés à vias borgnes : règles de conception, types de fabrication, coût et guide

A aveugle via PCB Un via borgne est un circuit imprimé où un ou plusieurs vias relient une couche de cuivre externe à une couche interne spécifique sans traverser toute l'épaisseur du circuit. Le perçage débute en surface et s'arrête précisément sur le cuivre interne cible, qui sert de surface de terminaison physique lors du perçage laser. Cette caractéristique physique unique distingue les circuits imprimés à vias borgnes des circuits multicouches standard de trois manières importantes : le via n'occupe que les couches qu'il relie, contrairement aux circuits traversants qui consomment de l'espace de routage sur toutes les couches ; le diamètre de la pastille est plus petit (généralement de 0.25 à 0.35 mm contre 0.50 à 0.70 mm pour les trous traversants), permettant des géométries de répartition impossibles à réaliser par perçage mécanique ; et le via ne présente aucun résidu de cuivre inutilisé sous la couche de sortie du signal, éliminant ainsi les résonances de quart d'onde qui dégradent les canaux au-delà de 10 Gbit/s. Ce guide est destiné aux ingénieurs en matériel, aux concepteurs de circuits imprimés et aux ingénieurs d'approvisionnement qui doivent prendre des décisions concrètes concernant les circuits imprimés à vias borgnes : faut-il les utiliser ? Quel type de fabrication spécifier ? Quelles règles de conception sont non négociables ? Et qu'est-ce qui distingue un fabricant compétent d'un fabricant qui échouera à grande échelle ?

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Qu'est-ce qu'un circuit imprimé à vias borgnes ? Et qu'est-ce qui le différencie des autres ?

Les structures à trois vias dans les cartes HDI

Pourquoi les vias borgnes augmentent la densité de routage

Sur une carte standard à 10 couches, un via traversant transporte un signal de la couche L1 à la couche L2, mais occupe de l'espace sur les pastilles des 10 couches. Chaque couche traversée perd un canal de routage pour chaque via présent dans la conception. Avec 200 vias traversants sur une carte dense, la pénalité de routage s'accumule sur l'ensemble de l'empilement de couches.

Un via borgne entre L1 et L2 n'utilise que ces deux couches. Les huit autres couches ne subissent aucune obstruction de la part de ce via. Combiné au diamètre réduit des pastilles (un via borgne de 0.10 mm avec une pastille de 0.30 mm contre un perçage de 0.30 mm avec une pastille de 0.60 mm pour un via de signal standard), cela rend physiquement possible l'interconnexion de composants BGA avec un pas de 0.50 mm et 0.40 mm. À ces pas, la contrainte géométrique est absolue : le diamètre de la pastille et de l'anneau annulaire d'un via traversant dépasse l'espacement entre les pistes ; un via borgne n'est donc pas un choix de performance, mais une nécessité topologique.

Définition de l'IPC-T-50M

Selon la norme IPC-T-50M, une microvia (terme utilisé dans les normes IPC pour désigner une via borgne percée au laser) est une structure borgne présentant un rapport d'aspect maximal de 1:1 et une profondeur totale n'excédant pas 0.25 mm, mesurée entre la pastille de capture et la pastille cible. Les structures dépassant cette profondeur ou ce rapport d'aspect ne sont pas couvertes par la définition des microvias IPC et nécessitent une évaluation technique afin de garantir la fiabilité du placage. Il ne s'agit pas d'une simple recommandation ; cette limite définit si le procédé de placage au cuivre peut atteindre le fond de la via de manière fiable.

Trois scénarios où les vias borgnes constituent le choix technique approprié

La plupart des conceptions ne nécessitent pas de vias borgnes. Le choix doit reposer sur l'une des trois conditions d'ingénierie spécifiques suivantes, et non sur une volonté de complexifier la carte ou sur la perception que l'interface HDI est synonyme de meilleure qualité.

Scénario 1 : Impossibilité géométrique des forces de tangage des composants

Il s'agit du déclencheur le plus clair et le plus courant. Avec un pas BGA de 0.65 mm, un via traversant de 0.30 mm de diamètre, doté d'un anneau annulaire de 0.15 mm de chaque côté, nécessite une pastille de 0.60 mm, s'insérant tout juste dans l'espacement de 0.65 mm entre les billes. Avec un pas de 0.50 mm, la même géométrie pose problème : pas de 0.60 mm > pas de 0.50 mm. Un via borgne de 0.10 mm avec une pastille de 0.30 mm s'insère dans un espacement de 0.50 mm avec une marge.

Avec un pas de 0.40 mm, la contrainte se renforce. Même les vias borgnes de 0.10 mm peuvent nécessiter une configuration via-in-pad (le via étant placé directement dans le plot du BGA), car aucun canal de routage n'existe entre les plots adjacents pour une sortie conventionnelle. Il ne s'agit pas d'une préférence de routage ; la géométrie de la sortie ne permet aucune autre solution.

Scénario 2 : La résonance du stub dégrade l’intégrité du signal au-delà de ~10 Gbit/s

Un via traversant reliant L1 à L4 sur une carte à 16 couches laisse un stub en cuivre entre L4 et L16. Ce stub se comporte comme une ligne de transmission ouverte non terminée. Sa fréquence de résonance quart d'onde est :

f = c / (4 × L_stub × √ε_r)

Pour un stub de 1.5 mm en FR4 (ε_r ≈ 4.3), cette résonance se produit aux alentours de 12 GHz. À cette fréquence, le stub réfléchit l'énergie du signal vers le canal, créant une atténuation pouvant dépasser 15 dB – catastrophique pour toute interface SerDes fonctionnant à une fréquence proche ou supérieure. Selon la norme IEEE 802.3 100GBASE-CR4, l'atténuation maximale à 12.5 GHz est de 1.5 dB par via ; un stub de 1.5 mm dépasse cette valeur d'un ordre de grandeur.

Contre-perçage Cette méthode élimine la majeure partie du stub, mais laisse un segment résiduel de 0.1 à 0.2 mm dû à la tolérance de positionnement du perçage. Pour les canaux à 56 Gbit/s PAM4 (28 GHz Nyquist) et plus, ce stub résiduel reste électriquement significatif. Un via borgne, par construction, ne présente aucun stub ; c’est la seule solution qui élimine complètement la résonance du stub, quelle que soit la fréquence.

Pour les interfaces PCIe Gen 3/4 et DDR4 fonctionnant à 8–16 Gbit/s, il est recommandé de modéliser la résonance des stubs avant de spécifier les vias borgnes ; le perçage arrière sur une carte standard peut suffire et s’avérer nettement moins coûteux. Pour les interfaces SerDes 112G, PCIe Gen 5/6 et DDR5-6400+, les vias borgnes constituent généralement la solution optimale d’un point de vue technique.

Scénario 3 : La contrainte de surface du plateau ne peut être respectée avec un multicouche standard.

Un circuit imprimé peut être routé proprement sur une carte standard à 8 couches de 110 × 85 mm, mais doit s'intégrer dans un boîtier de 85 × 65 mm. La technologie HDI, avec ses vias borgnes en sortie et ses vias intégrés aux pastilles, optimise la surface en réduisant l'encombrement de chaque pastille et en permettant un routage direct des sorties BGA dans le via situé sous la pastille, éliminant ainsi le canal de sortie. Le coût au centimètre carré d'une carte HDI est plus élevé, mais le coût total d'assemblage peut être inférieur si sa taille réduite permet de diminuer le coût du boîtier, le poids ou la complexité d'assemblage. Il s'agit d'un compromis au niveau système nécessitant une modélisation précise des coûts, et non d'une hypothèse par défaut.

Les vias borgnes ne sont pas un bon choix lorsque : le pas du BGA est ≥ 0.65 mm avec une surface de carte adéquate ; les fréquences du signal sont inférieures à 5–10 Gbps, où la résonance du stub n'est pas mesurable ; la surface de la carte n'est pas limitée ; ou le produit est au stade de prototype précoce, où des révisions de conception sont attendues et où le délai de livraison HDI (8–21 jours contre 5–7 jours pour les multicouches standard) ralentira l'itération.

Règles de conception des vias borgnes : appariement des couches, taille des pastilles, rapport hauteur/largeur et vias imbriqués.

Appariement des couches : la contrainte physique non négociable

Un via borgne ne peut traverser qu'une seule couche diélectrique. Le laser effectue une ablation à travers le préimprégné externe et s'arrête sur la première couche de cuivre rencontrée ; cette couche de cuivre interne constitue la surface d'arrêt physique. Il est impossible qu'un seul via borgne relie L1 à L3 dans une structure où une couche de cuivre L2 est présente entre elles ; le cuivre L2 interrompt le faisceau laser avant qu'il n'atteigne L3.

Il s'agit de l'erreur de conception HDI la plus coûteuse, et aucune solution économique ne peut y remédier. Une conception spécifiant des vias borgnes L1→L3 dans une construction de type I (1+N+1) nécessite un réacheminement complet des couches d'échappement HDI lorsqu'elle est détectée lors de la revue DFM. La règle est simple à énoncer et fréquemment enfreinte : dans une construction de type I, les vias borgnes connectent uniquement L1 à L2 (et sont symétriques sur la face inférieure sous la forme L(n)↔L(n-1)). Une connexion à deux niveaux requiert soit une construction de type II, soit deux vias distincts — un L1→L2 et un L2→L3 — avec une pastille de capture intermédiaire sur L2.

Pour une explication détaillée du mécanisme expliquant pourquoi la séquence de stratification crée cette contrainte, voir le Guide du processus de lamination de PCB à travers l'aveugle.

Dimensionnement des plateformes d'atterrissage : l'erreur d'enregistrement est la contrainte principale

Le laser assure un positionnement précis à ±25–35 µm. Le problème réside dans le fait que la pastille cible de la couche interne peut ne pas se trouver exactement à l'emplacement prévu par le schéma. Chaque cycle de stratification introduit une erreur d'alignement XY de ±30–50 µm, les couches externes s'alignant sur les repères internes. Lors d'une fabrication de type I (deux cycles), l'incertitude de position maximale du centre du via par rapport à sa pastille cible atteint ±65–100 µm. Une pastille dimensionnée uniquement en fonction de la précision du laser — sans tenir compte de l'alignement — entraînera fréquemment des défauts annulaires lors de la production.

La colonne « minimum » indique le seuil géométrique en dessous duquel une rupture est garantie en cas de variation d'alignement normale. La colonne « sécurité de production » correspond à la valeur cible pour les conceptions destinées à un rendement de fabrication supérieur à 97 %.

Rapport d'aspect : une contrainte de fiabilité, et pas seulement un indicateur de rendement

Selon la norme IPC-2226, le rapport d'aspect maximal recommandé pour les vias borgnes est de 1:1 (la profondeur divisée par le diamètre ne doit pas dépasser 1). En pratique, les données de fiabilité montrent que cette contrainte est plus stricte. Des tests comparatifs avec différents rapports d'aspect révèlent que les microvias présentant un rapport d'aspect de 0.7 résistent aux tests de vieillissement accéléré, tandis que celles avec un rapport d'aspect de 1 cèdent après quelques cycles thermiques. Le mode de défaillance est la fatigue du cuivre au niveau du coude de la via (la transition entre la paroi du corps et la pastille inférieure), où les contraintes dues à la différence de coefficient de dilatation thermique se concentrent lors des cycles thermiques. La via réussit le test électrique initial à température ambiante, mais tombe en panne sur le terrain.

Le choix du préimprégné détermine directement le rapport d'aspect :

• Le préimprégné de type 1080, avec une teneur en résine de 65 à 70 %, polymérise jusqu'à une épaisseur de 60 à 70 µm — avec un via de 0.10 mm et un rapport d'aspect de 0.65:1 ✓
• Le préimprégné de type 2116, avec une teneur en résine de 52 à 58 %, polymérise jusqu'à une épaisseur de 110 à 130 µm — avec un via de 0.10 mm et un rapport d'aspect de 1.1 à 1.3:1 ✗
• Le préimprégné de type 7628 polymérise à une épaisseur de 170 à 200 µm — ne pas utiliser comme diélectrique de construction externe pour les vias percés au laser

Spécifiez un préimprégné de type 1080 ou 106 pour toutes les couches externes HDI. Cette simple modification des instructions de fabrication permet de corriger la plupart des problèmes de rapport d'aspect sans modification du routage ni surcoût. Elle est également essentielle pour la qualité des parois des vias : les préimprégnés à faible teneur en résine ont une teneur en fibre de verre plus élevée, qui s'ablate de manière non uniforme sous laser CO₂, produisant des parois de vias rugueuses qui augmentent les besoins en ébavurage et réduisent l'adhérence du plaquage.

Via-in-Pad : quand est-il nécessaire et comment le spécifier correctement

Le placement de via dans la pastille consiste à insérer le via borgne directement dans la pastille de connexion BGA ou QFN, plutôt qu'à côté. Cette technique est nécessaire lorsque le pas BGA est inférieur ou égal à 0.40 mm et que le nombre d'E/S est élevé : l'espacement entre les pastilles étant insuffisant pour acheminer un via à côté de la pastille tout en respectant le dégagement minimal par rapport aux pastilles adjacentes, le placement dans la pastille est la seule solution de répartition géométriquement viable.

Une pastille de soudure non remplie absorbe la soudure lors du refusion. La soudure pénètre dans le cylindre, ne retourne pas, et il en résulte une jonction sous-soudée présentant une conductivité suffisante pour les tests de continuité, mais une résistance mécanique insuffisante pour les cycles thermiques ou les vibrations. Ce mode de défaillance passe inaperçu lors des contrôles d'usine standard ; il se manifeste par des retours clients.

Les notes de fabrication pour les vias dans les pastilles doivent spécifier les quatre éléments :

• Méthode de remplissage : Remplissage électroplaqué au cuivre – et non époxy ou résine, qui se rétractent lors du durcissement et laissent une dépression à la surface du tampon, ce qui affecte le volume de pâte et la formation du joint.
• Planarisation : Planarisation chimico-mécanique (CMP) avec une saillie ≤ 15 µm au-dessus du cuivre environnant pour un pas de 0.40 mm ; ≤ 25 µm acceptable pour un pas de 0.50 mm
• Spécification vide : Surface de vide en section transversale ≤ 10 % selon la norme IPC-6012 ; spécifier ≤ 8 % pour les applications nécessitant plus de 500 cycles thermiques
• Réduction de l'ouverture du pochoir : Réduisez l'ouverture du pochoir de pâte à l'emplacement des vias dans les pastilles à 80–90 % de la surface nominale de la pastille pour compenser le débordement du remplissage ; cette information doit être communiquée séparément à l'ingénieur d'assemblage, car elle n'est pas automatiquement reportée des notes de fabrication.

Choix du type de construction HDI : lequel convient réellement à votre projet ?

Le type de construction HDI doit être sélectionné avant le routage. Il détermine les paires de couches prenant en charge les vias borgnes, le nombre de cycles de lamination nécessaires et le coût. La découverte d'une incompatibilité de type de construction lors de la revue DFM (après le routage) nécessite le réacheminement de toutes les couches d'échappement HDI concernées.

Logique de sélection

Partez du pas de composant le plus contraint, déterminez le type de via minimal permettant le fanout, et vérifiez que toutes les paires de couches critiques pour le signal peuvent être connectées avec les paires de vias borgnes disponibles dans ce type de fabrication. Ne choisissez pas le type II ou III par spéculation : chaque cycle de lamination supplémentaire augmente le risque de production et allonge considérablement le délai de livraison.

Si votre circuit intégré BGA au pas de 0.50 mm ne nécessite que des vias borgnes L1→L2 pour la sortie des signaux, et que le routage interne est réalisé sur un noyau standard, le type I est suffisant et représente le choix économique optimal. En revanche, si ce même circuit intégré BGA au pas de 0.40 mm requiert des vias dans les pastilles et qu'un signal critique doit transiter directement de la surface supérieure vers L3, le type II est nécessaire ; découvrir ce type de circuit intégré lors de la finalisation du routage plutôt qu'en amont constitue une erreur.

Microvias empilées vs. décalées : données de fiabilité et compromis de conception

Lorsqu'un chemin de signal doit traverser deux couches diélectriques d'accumulation — par exemple, de L1 à L3 dans une construction de type II — les deux vias reliant L1→L2 et L2→L3 peuvent être soit décalés, soit empilés.

Décalé : Les deux vias sont décalés horizontalement d'au moins 0.20 mm d'axe en axe. Chacune repose sur sa propre pastille de capture. La pastille intermédiaire (L2) doit être dimensionnée pour accueillir à la fois l'anneau annulaire du via supérieur et la piste de routage connectée au via inférieur. Aucun remplissage en cuivre n'est requis. Il s'agit du choix par défaut : coût réduit, fiabilité accrue et fabrication simplifiée.

Empilé : Les deux vias partagent les mêmes coordonnées X/Y. Le via inférieur (L2→L3) doit être rempli de cuivre et planarisé par CMP avant la stratification du composant supérieur, car le via supérieur (L1→L2) est percé directement sur la surface de remplissage planarisée. Cette opération est requise uniquement pour les matrices BGA à très haute densité où un décalage horizontal de 0.20 mm est géométriquement impossible.

Les données recueillies jusqu'à présent indiquent que les microvias empilées, composées de trois couches ou plus, sont beaucoup plus susceptibles de présenter des défaillances que les structures de vias décalées. Pour les vias empilées à deux niveaux, la fiabilité dépend fortement de la qualité du remplissage.

La spécification des vides est cruciale car ces derniers concentrent les contraintes thermiques à leur limite lors des cycles de charge/décharge. Un via empilé présentant une section transversale de vide de 20 % subira une défaillance après une fraction du nombre de cycles d'une structure décalée équivalente – et cette défaillance passe inaperçue lors du test électrique initial. Il est impératif de vérifier auprès du fabricant qu'il utilise une chimie de métallisation pulsée ascendante (et non une électrodéposition conforme standard) pour le remplissage des vias. L'électrodéposition conforme standard ferme l'ouverture du via avant d'en remplir le centre, ce qui engendre couramment des vides de 20 à 40 %. La chimie ascendante, quant à elle, remplit le via depuis la pastille d'arrêt vers le haut, garantissant un taux de vide ≤ 8 %.

Avant d'opter pour des vias empilés, il est conseillé de réaliser d'abord un routage avec des vias décalés. De nombreux circuits conçus pour nécessiter des vias empilés peuvent être routés avec une configuration décalée, offrant une surface de dérivation supplémentaire de 5 à 8 %. Le gain en termes de coût, de fiabilité et de risques de fabrication est considérable.

Coût des vias borgnes sur les circuits imprimés : pilotes, multiplicateurs et contrôles pour les concepteurs

Pourquoi la prime de coût est plus importante que ne le suggère le nombre de couches

Le surcoût d'un circuit imprimé à vias borgnes est dû à la complexité du processus et à l'accumulation des risques de défaillance, et non au coût des matériaux. Chaque cycle de lamination ajoute 8 à 12 heures de temps de traitement non compressible (cycle de pressage, temps de polymérisation et refroidissement contrôlé), auxquelles s'ajoutent l'inspection inter-cycles, la vérification du repérage et le risque de mise au rebut du panneau à tout moment. Un circuit imprimé de type III, comportant quatre cycles de lamination, ne coûte pas quatre fois plus cher qu'un circuit imprimé standard à cycle unique ; son coût plus élevé s'explique par le fait que chaque cycle présente une probabilité de défaillance de 1 à 3 %, et que ces probabilités s'accumulent : sur quatre cycles, la probabilité d'au moins une défaillance atteint 4 à 12 %.

Trois coûts de processus représentent 50 à 65 % de la prime de coût unitaire totale :

• Cycles de laminage : Le temps minimal non compressible par cycle est de 8 à 12 heures. Une fabrication de type III en quatre cycles nécessite un minimum de 32 à 48 heures de processus de stratification avant tout perçage, placage ou imagerie. C'est à ce stade que se situent le délai de livraison et le coût.
• Perçage au laser: Le coût de préparation par panneau est de 80 à 250 $ quel que soit le nombre de vias, auquel s'ajoutent 0.008 à 0.025 $ par via pour le laser CO₂ ou 0.015 à 0.040 $ par via pour le laser UV. Sur un panneau comportant 600 vias borgnes, le perçage seul représente un surcoût de 35 à 75 $ par panneau.
• Remplissage en cuivre et planarisation CMP : Nécessaire pour les vias empilés et les vias intégrés. Le remplissage ajoute 0.05 à 0.15 $ par via ; la planarisation CMP ajoute 1.50 à 5.00 $ par panneau. Pour une conception à 600 vias utilisant des vias empilés plutôt que décalés, cette différence peut à elle seule atteindre 30 à 95 $ par carte.

Quatre choix de conception qui réduisent les coûts sans compromettre les performances

• Utilisez le type HDI le plus bas qui permette d'effectuer votre routage. Le passage du type I au type III représente un multiplicateur de coût de 2 à 3 fois la prime HDI, sans compter le perçage et le remplissage laser. Si toutes les connexions BGA sont réalisées en L1→L2, le type I est suffisant.
• Spécifiez des microvias décalées partout où le routage le permet. Le procédé Staggered élimine complètement le cycle de remplissage de cuivre et le polissage chimico-mécanique. Avec 600 vias par panneau, cela représente une différence de coût de traitement de 30 à 95 $ par carte, pour une fiabilité accrue.
• Utilisez des vias de 0.15 mm au lieu de 0.10 mm lorsque le pas le permet. Avec un pas de BGA de 0.50 mm, les vias de 0.15 mm sont géométriquement viables et coûtent 40 % moins cher par via en perçage, offrent un rendement supérieur à 99 % contre 97-98 % pour les vias de 0.10 mm, et présentent des rapports d'aspect intrinsèquement meilleurs. Aucun compromis électrique.
• Spécifiez le préimprégné 1080 dans les couches d'accumulation HDI. L'utilisation d'un préimprégné 1080 d'une épaisseur polymérisée de 65 à 70 µm réduit le rapport d'aspect de 1.1 à 1.3:1 (préimprégné 2116) à 0.65:1, améliorant ainsi le rendement dès la première passe, réduisant les coûts de forage et renforçant la fiabilité sur le terrain. Le coût du matériau reste équivalent.

Évaluation d'un fabricant de circuits imprimés à vias borgnes : les questions qui révèlent ses capacités

Questions sur la capacité des processus

La fabrication de vias borgnes HDI exige un équipement spécialisé et une rigueur de processus que de nombreux fabricants de circuits imprimés ne possèdent pas réellement. Ces questions permettent de distinguer les ateliers véritablement compétents de ceux qui auront des difficultés à produire en grande série :

• « Quels types de panneaux HDI fabriquez-vous en interne, et quel est le nombre de cycles de lamination pour chacun ? » Un fabricant compétent nomme les types I, II, III et « anylayer » en indiquant le nombre de cycles correspondant. Une réponse vague – « nous prenons en charge le HDI » ou « nous prenons en charge les vias borgnes » – sans précisions sur le processus, laisse penser qu'il sous-traite probablement les fabrications complexes ou qu'il a une expérience limitée aux technologies autres que le type I.
• « Quel est votre diamètre minimal de store fini pour les lasers CO₂ et UV séparément ? » Une épaisseur de 0.10 mm CO₂ correspond à une capacité de production standard. Un laser UV de 0.075 mm indique un équipement plus avancé. Toute épaisseur inférieure à 0.075 mm doit être vérifiée à l'aide de données de section transversale, car il s'agit d'une capacité spécialisée que peu d'ateliers maîtrisent en production.
• « Quelle est votre précision d'alignement couche par couche typique après le deuxième cycle de lamination ? » La valeur de référence est la suivante : une tolérance de ±35–50 µm est considérée comme standard. Une tolérance de ±25–30 µm est considérée comme avancée. Un fabricant incapable de fournir une valeur numérique à cette question ne dispose pas des outils de contrôle et de surveillance nécessaires pour garantir la production de pastilles de connexion de 0.30 mm sur des vias borgnes de 0.10 mm.
• « Quel est le pourcentage de vide que vous conservez sur les vias empilés remplis de cuivre, et quelle chimie de remplissage utilisez-vous ? » Réponse correcte : ≤ 10 % de vides selon la norme IPC-6012, avec un objectif de ≤ 8 %, en utilisant une chimie de métallisation par impulsions ascendante. Un atelier utilisant un procédé de métallisation conforme standard pour le remplissage produira des vides de 20 à 40 % — structurellement conformes lors d’une inspection superficielle, mais non fiables lors de cycles thermiques.
• « Comment gérez-vous les violations aveugles de paires de couches via lors de la revue DFM ? » Un atelier rigoureux signale les paires de vias spécifiques avec leurs coordonnées, identifie le type de compilation requis pour résoudre l'infraction et le communique au concepteur sous 24 heures. Un atelier qui valide en production des conceptions comportant des paires de vias impossibles — ou qui résout les infractions en modifiant le type de compilation sans notification — génère des défaillances sur le terrain.

Exigences en matière de documentation pour les programmes de production

Pour tout programme de fabrication de circuits imprimés à l'aveugle au-delà des quantités de prototypes, exigez les éléments suivants comme livrables standard :

• Enregistrements d'inspection inter-cycles : mesures d'alignement radiographique et cartographie de l'épaisseur des panneaux entre chaque cycle de stratification — non pas par échantillonnage, mais sur 100 % des panneaux
• Rapports d'impédance TDR : valeurs d'impédance mesurées spécifiques au lot avec enregistrements de formes d'onde, et non documentation de moyenne de processus
• Première section transversale : coupe transversale microscopique de vias borgnes représentatifs, vérifiant l’épaisseur du plaquage cuivre au niveau du coude du via (IPC-6012 Classe 3 minimum : 12 µm), le pourcentage de vides et l’alignement de la pastille de capture.
• Traçabilité des lots de matériaux : les lots de préimprégné, de feuille de cuivre et de noyau stratifié sont liés au dossier de production pour l'analyse des défaillances sur le terrain.

Capacité de Highleap à traversée aveugle sur circuit imprimé

Highleap Électronique fabrique des circuits imprimés à vias borgnes de type I à III et des circuits HDI multicouches avec les indicateurs de production vérifiés suivants :

• Systèmes laser : CO₂ (diamètre fini minimum de 0.10 mm, stratifiés FR4 et standard) ; UV (0.075 mm minimum, série Rogers RO4000, PTFE, compatible Megtron 6/7)
• Via remplissage : Procédé de métallisation par impulsions ascendantes ; spécification de vide ≤ 8 % ; planarisation CMP jusqu’à une saillie de surface ≤ 15 µm
• Enregistrement: ±35 µm d'épaisseur typique entre les couches après le deuxième cycle de lamination ; contrôle d'alignement par rayons X à 100 % sur tous les panneaux entre les cycles
• MDF : Vérification à l'aveugle des paires de couches et contrôle du format d'image pour chaque devis HDI — les paires de couches impossibles sont renvoyées avec des recommandations de correction spécifiques sous 24 heures
• Documentation: Rapports de coupons TDR par lot, enregistrements d'inspection inter-cycles et traçabilité des lots de matériaux en tant que livrables standard
• Développer les capacités : Types I à III ; HDI multicouches jusqu’à 4 couches par face ; HDI hybrides rigides-flexibles

Pour le processus complet de lamination séquentielle — y compris les paramètres du cycle de presse, le protocole d'inspection inter-cycles, les causes profondes des défauts et les données de rendement par type de fabrication — voir le Guide de prévention des défauts et de la lamination des circuits imprimés pour les vias aveugles.

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