Regole di instradamento PCB a 10 strati per DDR5, PCIe e diafonia

Le regole di instradamento per un PCB a dieci strati devono essere derivate dalla stratificazione, dalle guide di progettazione dei dispositivi e dall'analisi dei canali. Non devono essere copiate da una tabella generica di valori in mil. La stessa lunghezza fisica non implica sempre lo stesso ritardo elettrico, la "regola dei 5W" non garantisce la diafonia e la generazione di un protocollo non impone automaticamente un laminato o uno stub di via residuo fisso.

Lo scopo di questa guida è trasformare i requisiti elettrici in vincoli di layout che rimangono validi durante la fabbricazione. Si concentra sui percorsi di ritorno, il routing accoppiato, la temporizzazione della memoria, le transizioni del collegamento seriale, la diafonia e il passaggio al DFM. Le larghezze e gli spazi finali provengono dal rilascio modello di impedenza.

Bloccare le regole elettriche prima di iniziare il percorso.

Il processo di instradamento non dovrebbe iniziare con spessori dielettrici provvisori e terminare con la richiesta al fabbricante di "adattare la stratificazione per farla combaciare". La modifica della stratificazione influisce sulla larghezza, sulla spaziatura delle coppie, sul ritardo di propagazione, sull'assegnazione del riferimento e talvolta sulla capacità dello strato. Il pacchetto di base dovrebbe identificare la revisione della stratificazione, la composizione del materiale, il rame, le strutture controllate, le regole di temporizzazione specifiche del dispositivo e i modelli elettrici utilizzati per i canali critici.

Utilizzare una gerarchia di regole. I requisiti specifici del dispositivo o del fattore di forma hanno la precedenza su una regola aziendale generale; un'eccezione simulata deve essere documentata; e i minimi di fabbricazione sono limiti, non dimensioni di instradamento preferite.

Assegnazione dei livelli e continuità del percorso di ritorno

Ogni linea ad alta velocità necessita di un conduttore di riferimento continuo. In una comune configurazione a dieci strati, focalizzata sull'integrità del segnale, i segnali esterni fanno riferimento a piani di massa adiacenti, mentre i segnali interni selezionati sono posizionati tra due piani di massa. Questa disposizione è utile perché la corrente di ritorno può rimanere vicina al segnale. Altre configurazioni possono funzionare, ma le regole di layout devono rispecchiare i riferimenti effettivi.

Non instradare attraverso una divisione di riferimento

Quando una traccia attraversa un vuoto o una divisione nel suo piano di riferimento, la corrente di ritorno devia attorno all'apertura, aumentando l'area del loop e accoppiandosi ad altre strutture. Spostare la traccia su un livello con un riferimento continuo è generalmente preferibile rispetto all'aggiunta di un condensatore dopo il layout. Se un piano di alimentazione viene intenzionalmente utilizzato come riferimento ad alta frequenza, il suo collegamento al dominio di massa corrispondente deve essere parte integrante del progetto.

I cambi di livello richiedono una transizione di ritorno

Un via di segnale sposta la corrente diretta tra gli strati; anche la corrente di ritorno necessita di un percorso tra i vecchi e i nuovi riferimenti. Le transizioni da terra a terra utilizzano comunemente via di collegamento nelle vicinanze. Le transizioni da alimentazione a terra possono richiedere una struttura di disaccoppiamento posizionata in modo che l'anello di ritorno sia sufficientemente piccolo sull'intero spettro rilevante. "Un via di terra entro 50 mil" è un'euristica, non una regola universale.

Strati di segnale adiacenti

Il routing ortogonale può ridurre l'accoppiamento laterale tra strati di segnale adiacenti, ma non rende innocuo un impilamento intrinsecamente scadente. Quando due strati di segnale si fronteggiano senza un piano di separazione, è opportuno limitare la sovrapposizione, aumentare la distanza e riservare la coppia a reti meno sensibili. Per i collegamenti seriali critici, è preferibile il routing con separazione tramite piano.

Coppie differenziali: geometria, inclinazione e transizioni

Una coppia differenziale deve preservare un ambiente elettromagnetico coerente. Larghezza, spaziatura della coppia, distanza di riferimento e rame nelle vicinanze devono rimanere all'interno della struttura utilizzata per il calcolo dell'impedenza. Brevi restringimenti in corrispondenza dei pad possono essere inevitabili, ma devono essere modellati o mantenuti all'interno di un ingombro validato.

Lo skew intra-coppia è una grandezza elettrica

Convertire lo skew temporale consentito in lunghezza utilizzando il ritardo di propagazione effettivo sul livello instradato. Una coppia che cambia livello può avere la stessa lunghezza fisica ma un ritardo diverso se le due tracce campionano vetri diversi, utilizzano geometrie di via diverse o incontrano transizioni di riferimento diverse. Per collegamenti ad altissima velocità, estrarre il ritardo e la conversione di modalità anziché affidarsi solo alla lunghezza della linea centrale dello strumento PCB.

Mantieni simmetriche le due transizioni

I segnali via, antipad, vie di riferimento e breakout dovrebbero essere simmetrici rispetto a uno specchio, ove possibile. Evitare di posizionare una traccia più vicino a un vuoto planare, a un foro di montaggio o a una schermatura del connettore. Se l'interfaccia consente l'inversione di polarità, utilizzarla deliberatamente anziché aggiungere un lungo crossover per preservare l'orientamento visivo.

L'abbinamento a coppie non è richiesto automaticamente

Molti ricevitori seriali disallineano le corsie, quindi forzare tutte le coppie PCIe o SerDes alla stessa lunghezza fisica può aggiungere perdite e distorsioni inutili. Segui il requisito di disallineamento tra le corsie, ma dai priorità a basse perdite, percorsi di ritorno puliti e transizioni minime. Il disallineamento intra-coppia è normalmente più critico dell'allineamento di corsie non correlate tra loro.

DDR5 e altre interfacce di memoria parallela

I vincoli delle memorie DDR5 dipendono dal package del controller, dall'organizzazione della DRAM, dalla topologia del modulo o della memoria stessa, dalla velocità, dal caricamento e dalla terminazione. La fonte corretta è la guida di progettazione del produttore del controller e della memoria, supportata da modelli di simulazione. Un'affermazione generica come "La qualità del segnale (DQ) deve corrispondere entro +/-5 mil" può essere eccessivamente restrittiva o pericolosa per una particolare piattaforma.

Regole di raggruppamento per funzione

Definisci gruppi separati per DQ/DMI rispetto a DQS, clock differenziale, comandi/indirizzi/controllo e qualsiasi segnale specifico del modulo. Utilizza vincoli di ritardo in picosecondi ove possibile, poiché la lunghezza fisica si converte in modo diverso sui diversi livelli. Lo strumento di layout può quindi applicare un ritardo specifico per livello anziché presupporre una costante di propagazione.

La topologia è importante

Nei progetti basati su moduli, i segnali di comando/indirizzo e di clock possono utilizzare una topologia fly-by, mentre i segnali dati sono connessioni punto-punto sincrone con la sorgente all'interno di una corsia di byte. I progetti con componenti saldati, i moduli registrati e i moduli bufferizzati introducono diverse modalità di caricamento e instradamento. Non copiare una topologia DIMM su un progetto con componenti saldati senza la documentazione della piattaforma.

Integrità di riferimento e di alimentazione

La temporizzazione della memoria è influenzata dal rumore del piano di riferimento e dalla distribuzione di potenza, nonché dalla lunghezza delle tracce. Mantenere le corsie dei byte in un ambiente di riferimento stabile, fornire un trattamento appropriato per VREF e VDDQ ed evitare di posizionare strutture di sintonizzazione sopra le aperture del piano. Simulare il comportamento di commutazione e terminazione simultanea quando il margine della piattaforma è limitato.

Collegamenti PCIe e seriali ad alta velocità

Per PCIe Gen5 e versioni successive, la qualità del percorso è dominata da perdite dipendenti dalla frequenza, discontinuità di connettori e via, diafonia e conversione di modo. Un insieme di regole di layout dovrebbe quindi includere più della sola impedenza target.

Il PCIe 6.0 utilizza PAM4 a 64 GT/s con la stessa frequenza di Nyquist di 16 GHz del PCIe 5.0 NRZ, ma non si tratta dello "stesso canale con il doppio dei bit". Il contesto di conformità, rumore e FEC è differente. Il PCIe 7.0 a 128 GT/s sposta la frequenza di Nyquist a 32 GHz e rende più complesse l'estrazione delle transizioni e la correlazione di produzione.

Diafonia, spaziatura e rumore del piano di riferimento

La regola 3W o 5W, spesso citata, è un'euristica geometrica. La diafonia dipende anche dall'altezza del dielettrico, dalla lunghezza parallela, dal tempo di salita del segnale aggressore, dalla struttura di riferimento e dal fatto che le linee siano accoppiate lateralmente o di bordo. Su un dielettrico sottile, una spaziatura minore potrebbe già essere sufficiente; su strati di segnale adiacenti non referenziati, una spaziatura maggiore potrebbe comunque risultare inadeguata.

Impostare un valore target di diafonia appropriato all'interfaccia e utilizzare l'estrazione o una tabella geometrica validata per convertire tale valore target in spaziatura. Considerare la lunghezza totale della vittima e gli aggressori simultanei. Le reti single-ended con clock, strobo e oscillazioni elevate potrebbero richiedere un maggiore isolamento rispetto ai controlli lenti non correlati.

Il rumore di fondo può propagarsi attraverso la struttura di riferimento anche quando la spaziatura tra le tracce è generosa. È importante mantenere compatti i circuiti di commutazione ad alta corrente, utilizzare coppie di piani e disaccoppiamento appropriati ed evitare di forzare tracce sensibili a fare riferimento a isole di alimentazione frammentate. La diafonia e l'integrità dell'alimentazione devono essere valutate congiuntamente su processori ad alta densità e schede acceleratrici.

Regolazione della lunghezza senza creare una nuova discontinuità

I meandri introducono un ritardo, ma i segmenti ravvicinati si accoppiano tra loro e forniscono un ritardo inferiore a quello che la loro lunghezza centrale suggerirebbe. Inoltre, aumentano le perdite e creano variazioni di impedenza locali. Utilizzare la spaziatura più ampia possibile tra i segmenti di sintonia adiacenti, ridurre al minimo il numero di giri e distribuire la sintonia in modo che non disturbi le derivazioni o la continuità del riferimento.

Non esiste una regola universale che imponga di posizionare il sintoamplificatore vicino alla sorgente o vicino al ricevitore. La posizione dipende dalla topologia e dallo scopo dell'adattamento di impedenza. Per un bus sincrono con la sorgente, è opportuno sintonizzare all'interno del gruppo definito e preservare la topologia. Per una coppia differenziale, è necessario correggere lo skew con una funzione compatta e simmetrica che non crei una lunga sezione disaccoppiata.

Gli angoli arrotondati non sono automaticamente obbligatori e una singola curva a 90 gradi non rappresenta una riflessione del 15% in ogni geometria. Utilizzate percorsi a 45 gradi o curvi per facilitare la produzione, garantire la simmetria delle coppie e una spaziatura uniforme, ma concentrate gli sforzi di progettazione sulle discontinuità più ampie come piazzole, vie, connettori e interruzioni del piano di riferimento.

Uscita BGA, vie e producibilità

Il solo passo BGA non determina se è necessario l'HDI. Il diametro del pad, la strategia della maschera di saldatura, il numero di file, la mappatura dei pin, i livelli di routing disponibili e la direzione di uscita sono tutti fattori importanti. Alcuni dispositivi con passo di 0.5 mm possono utilizzare un approccio con through-via o blind-via limitati, progettati con cura; altri richiedono via-in-pad e più strati di accumulo. È preferibile esaminare la disposizione effettiva dei pin del package piuttosto che basarsi solo sulla tabella del passo.

La dicitura Via-in-pad deve indicare se la via è riempita di rame, riempita di resina e sigillata, oppure gestita mediante un altro processo qualificato. Per le microvie impilate, è necessario concordare la sequenza di assemblaggio e il piano di affidabilità. Guida all'indice di sviluppo umano (HDI) copre la selezione della struttura; il layout deve comunque prevedere aree di cattura, anti-pad e zone di esclusione compatibili con la capacità di registrazione del fornitore.

Il routing di uscita dovrebbe inoltre preservare la continuità del riferimento. Campi di antipad densi possono rimuovere troppo rame planare sotto un package, quindi il breakout di alimentazione e di massa dovrebbe essere esaminato come una struttura elettromagnetica. L'aggiunta di ulteriori vie di massa non è sempre vantaggiosa se impone vuoti sovradimensionati o ostruisce il routing.

Revisione del percorso di prefabbricazione

Una revisione DFM non dovrebbe riscrivere silenziosamente i vincoli elettrici. Quando CAM propone una modifica di larghezza, pad, antipad o stackup, la modifica deve essere verificata rispetto al modello di impedenza o canale e documentata. Inviare il layout finale con il disegno di fabbricazione e la netlist tramite processo di revisione DFM.

Lancio dei connettori, confini della scheda e strutture di test

I punti di ingresso dei connettori sono spesso discontinuità più ampie rispetto alle normali curve. Esaminate il pad di segnale, l'antipad, il pattern del pin di massa, i ritagli del piano e la transizione nella coppia instradata come un'unica struttura. Le impronte di riferimento del fornitore sono un punto di partenza, non una garanzia, poiché lo spessore del circuito stampato, l'assegnazione degli strati e le dimensioni di fabbricazione possono variare. Per i connettori ad altissima velocità, utilizzate il modello del fornitore ed estraete il punto di ingresso locale del PCB.

Ai bordi del circuito stampato, evitare terminazioni brusche del piano di riferimento al di sotto di un percorso sensibile. I contatti sui bordi della scheda, i lanci coassiali e i connettori mezzanine potrebbero richiedere la modellazione della massa, tramite barriere o transizioni di strato locali specifiche per l'interfaccia. Tenere le barriere meccaniche, le barre di placcatura e le linguette di sicurezza fuori dalla regione di riferimento elettrica, a meno che non siano incluse nel modello.

Progettazione dell'accesso ai test senza creazione di stub

I normali pad di prova e i punti di test diramati possono aggiungere capacità o un ramo non terminato. Utilizzare un campione di prova validato, l'accesso al connettore, un componente rimovibile o un pad integrato nel percorso di trasmissione principale. Coordinare i requisiti di test in circuito con l'integrità del segnale prima di completare il layout; l'eliminazione di un ramo di test dopo la qualificazione può anche modificare il canale.

Documentare le eccezioni intenzionali

Le configurazioni dense a volte richiedono una modifica locale della larghezza, una transizione di riferimento o una violazione della spaziatura. Registra la posizione, la motivazione e l'approvazione della simulazione o del fornitore. Un'eccezione documentata è più sicura che allentare globalmente la regola o affidarsi a un futuro ingegnere DFM per dedurre l'intento progettuale.

Limiti di instradamento di clock, analogico e alimentazione

Non tutte le reti importanti sono collegamenti seriali differenziali. Clock di riferimento, segnali di reset, percorsi di sensori analogici e nodi di alimentazione switching possono generare o ricevere interferenze. Classificate le reti in base alla velocità di salita del fronte, alla sensibilità al rumore e al loop di corrente, piuttosto che in base alla sola frequenza nominale. Un clock a bassa frequenza con un fronte veloce può richiedere maggiore attenzione rispetto a un'onda sinusoidale ad alta frequenza.

Orologi di riferimento

Instradare i clock di riferimento su un piano continuo, evitare stub di test non necessari e isolarli dai nodi di commutazione. La topologia richiesta (punto-punto, buffer di fanout o altro metodo di distribuzione) deriva dalle specifiche della sorgente di clock e del ricevitore. Una configurazione a stella o a margherita non è universalmente corretta. Laddove siano pilotati più ricevitori, simulare il carico e la terminazione.

Interfacce analogiche e di conversione

Mantenete compatti i piccoli circuiti analogici e separateli dalle intense correnti di ritorno digitali. La suddivisione del piano di massa non è automaticamente vantaggiosa; un piano continuo, posizionato con cura, spesso fornisce un ritorno a bassa impedenza. Se i domini analogico e digitale devono necessariamente confluire in un punto controllato, assicuratevi che i segnali non attraversino lo spazio risultante e che la strategia di connessione corrisponda alle indicazioni del fornitore del convertitore.

Regioni di alimentazione commutabili

Il nodo di commutazione, il circuito di pilotaggio del gate e i percorsi di corrente ad alto di/dt richiedono zone di esclusione fisica. Non instradare coppie ad alta velocità sotto induttori, trasformatori o rame del nodo di commutazione. I vuoti planari e le zone di esclusione devono essere considerati nella revisione del percorso di ritorno. La larghezza di trasporto della corrente e le prestazioni termiche devono essere valutate con i metodi IPC-2152 o con simulazioni validate, piuttosto che con un valore universale di densità di corrente.

Documentare queste regioni nei vincoli di layout in modo che le aggiunte di rame DFM, i furti o gli elementi del pannello non entrino inavvertitamente in un'area sensibile.

Approvazione della regola di routing

La revisione finale del routing dovrebbe confrontare il layout con lo stackup rilasciato e i vincoli specifici del dispositivo, piuttosto che con una lista di controllo generica di valori mil. I gruppi critici dovrebbero essere verificati utilizzando modelli di ritardo, perdita e transizione estratti laddove tali effetti siano rilevanti.

• Verificare che ogni percorso critico rimanga su un riferimento continuo e che i cambi di livello forniscano un percorso di ritorno a corrente.
• Verifica la geometria differenziale attraverso restringimenti, piazzole, vie, connettori e strutture di test, non solo sulle tracce rettilinee.
• Applicare la temporizzazione della memoria per byte, gruppo di comandi/indirizzi e topologia utilizzando la documentazione del controller e della memoria.
• Limitare meandri e parallelismi in base all'analisi del ritardo e della diafonia piuttosto che a un moltiplicatore di spaziatura universale.
• Verificare il fanout BGA, gli anelli anulari, gli antipad e le sezioni di via in base alle capacità approvate dal fornitore.
• Consegnare il progetto finale, la netlist, i dati di foratura/instradamento, la revisione dello stackup, la tabella di impedenza e il disegno a profondità controllata come un unico pacchetto con controllo delle revisioni.

Le regole di layout devono esprimere l'obiettivo elettrico e la sua origine. Ciò consente di verificare le eccezioni e impedisce che una modifica in fase di fabbricazione invalidi silenziosamente il set di vincoli di instradamento.

Gestione delle eccezioni di routing

Le configurazioni dense richiedono inevitabilmente delle eccezioni alle regole preferite. L'obiettivo non è quello di vietare ogni restringimento, transizione di strato o riduzione locale della spaziatura; è piuttosto quello di identificare quali eccezioni siano elettricamente significative e di esaminarle con il modello corretto.

Le eccezioni devono essere associate a net, regioni o classi e archiviate insieme alla documentazione di revisione del progetto. Un'approvazione verbale generica come "la spaziatura è accettabile" non può essere riprodotta durante una modifica di progettazione (ECO) o un trasferimento al fornitore. Lo stesso principio si applica ai layout di riferimento dei fornitori di dispositivi: preservare l'intento elettrico, ma convalidare nuovamente le dimensioni rispetto alla configurazione della scheda rilasciata.

Il registro di revisione dovrebbe inoltre identificare la versione di estrazione o simulazione utilizzata per le eccezioni critiche. Quando una ECO sposta un componente, cambia un livello o modifica l'impronta di un connettore, l'eccezione interessata può essere rivalutata anziché ereditare un'approvazione che non corrisponde più alla geometria.