Regras de roteamento de PCB de 10 camadas para DDR5, PCIe e diafonia

As regras de roteamento para uma placa de circuito impresso de dez camadas devem ser derivadas da estrutura de camadas, dos guias de projeto do dispositivo e da análise de canais. Elas não devem ser copiadas de uma tabela genérica de valores em milésimos de polegada (mil). Comprimento físico igual nem sempre significa atraso elétrico igual, uma "regra de 5W" não garante a ausência de diafonia e a geração de um protocolo não determina automaticamente uma laminação ou um stub residual fixo para vias.

O objetivo deste guia é transformar os requisitos elétricos em restrições de layout que permaneçam válidas durante a fabricação. Ele se concentra em caminhos de retorno, roteamento acoplado, temporização de memória, transições de link serial, diafonia e a transição para o DFM (Design for Manufacturing). As larguras e espaçamentos finais são provenientes da versão publicada. modelo de impedância.

Congele as regras elétricas antes do início do roteamento.

O roteamento não deve começar com espessuras dielétricas provisórias e terminar com uma solicitação para que o fabricante "ajuste a estrutura das camadas para que caiba". Alterar a estrutura das camadas modifica a largura, o espaçamento entre pares, o atraso de propagação, a atribuição de referência e, às vezes, a capacidade da camada. O pacote base deve identificar a revisão da estrutura das camadas, a construção do material, o cobre, as estruturas controladas, as regras de temporização específicas do dispositivo e os modelos elétricos usados ​​para os canais críticos.

Utilize uma hierarquia de regras. Requisitos específicos de dispositivos ou formatos têm precedência sobre regras gerais da empresa; exceções simuladas devem ser documentadas; e os mínimos de fabricação são limites, não dimensões de roteamento preferenciais.

Atribuição de Camadas e Continuidade do Caminho de Retorno

Toda rota de alta velocidade precisa de um condutor de referência contínuo. Em uma configuração comum de dez camadas, focada na integridade do sinal, os sinais externos referenciam planos de aterramento adjacentes e sinais internos selecionados são colocados entre dois planos de aterramento. Essa configuração é útil porque a corrente de retorno pode permanecer próxima ao sinal. Outras configurações podem funcionar, mas as regras de layout devem refletir suas referências reais.

Não rotear através de uma divisão de referência

Quando uma trilha cruza um vazio ou uma divisão em seu plano de referência, a corrente de retorno contorna a abertura, aumentando a área do loop e o acoplamento com outras estruturas. Mover a trilha para uma camada com uma referência contínua geralmente é melhor do que adicionar um capacitor após o layout. Se um plano de alimentação for intencionalmente usado como referência de alta frequência, sua conexão com o domínio de terra relevante deve fazer parte do projeto.

As mudanças de camada exigem uma transição de retorno.

Um via de sinal move a corrente direta entre as camadas; a corrente de retorno também precisa de um caminho entre as referências antiga e nova. Transições terra-terra geralmente usam vias de interconexão próximas. Transições alimentação-terra podem precisar de uma estrutura de desacoplamento posicionada de forma que o loop de retorno seja aceitavelmente pequeno no espectro relevante. "Um via de terra a menos de 50 milésimos de polegada" é uma heurística, não uma regra universal.

Camadas de sinal adjacentes

O roteamento ortogonal pode reduzir o acoplamento lateral entre camadas de sinal adjacentes, mas não torna inofensiva uma configuração de camadas inerentemente ruim. Quando duas camadas de sinal estão frente a frente sem nenhum plano entre elas, limite a sobreposição, aumente a separação e reserve o par para redes menos sensíveis. Para enlaces seriais críticos, o roteamento com separação por planos é preferível.

Pares Diferenciais: Geometria, Assimetria e Transições

Um par diferencial deve preservar um ambiente eletromagnético consistente. A largura, o espaçamento entre pares, a distância de referência e o cobre próximo devem permanecer dentro da estrutura usada para o cálculo da impedância. Pequenos estreitamentos nos pads podem ser inevitáveis, mas devem ser modelados ou mantidos dentro de uma área validada.

A assimetria intra-par é uma grandeza elétrica

Converta o desvio de tempo permitido em comprimento usando o atraso de propagação real na camada roteada. Um par de trilhas que muda de camada pode ter o mesmo comprimento físico, mas atrasos diferentes se as duas trilhas amostrarem vidros diferentes, usarem geometrias de vias diferentes ou encontrarem transições de referência diferentes. Para links de altíssima velocidade, extraia o atraso e a conversão de modo em vez de confiar apenas no comprimento da linha central da ferramenta de PCB.

Mantenha as duas transições simétricas.

Os sinais que passam por pads, antipads, vias de referência e breakout devem ser simétricos em relação ao plano, sempre que possível. Evite posicionar uma trilha próxima a um vazio no plano, furo de montagem ou elemento de blindagem do conector. Se a inversão de polaridade for permitida pela interface, utilize-a deliberadamente em vez de adicionar uma longa trilha cruzada para preservar a orientação visual.

A correspondência par a par não é obrigatória automaticamente.

Muitos receptores seriais distorcem as vias, portanto, forçar todos os pares PCIe ou SerDes a terem o mesmo comprimento físico pode adicionar perdas desnecessárias e caminhos sinuosos. Respeite o requisito de distorção entre vias, mas priorize baixa perda, caminhos de retorno limpos e transições mínimas. A distorção dentro do mesmo par é normalmente mais crítica do que a correspondência entre vias não relacionadas.

DDR5 e outras interfaces de memória paralela

As restrições do DDR5 dependem do encapsulamento do controlador, da organização da DRAM, da topologia do módulo ou de downlink, da velocidade de processamento, da carga e da terminação. A fonte correta é o guia de projeto do fornecedor do controlador e da memória, com o suporte de modelos de simulação. Uma afirmação genérica como "DQ deve corresponder dentro de +/- 5 milésimos de polegada" pode ser desnecessariamente restritiva ou insegura para uma plataforma específica.

Agrupe as regras por função.

Defina grupos separados para DQ/DMI em relação a DQS, clock diferencial, comando/endereço/controle e quaisquer sinais específicos do módulo. Use restrições de atraso em picossegundos sempre que possível, pois o comprimento físico se converte de maneira diferente em cada camada. A ferramenta de layout pode então aplicar um atraso específico da camada, em vez de assumir uma única constante de propagação.

A topologia importa

Em projetos baseados em módulos, os sinais de comando/endereço e clock podem usar uma topologia fly-by, enquanto os sinais de dados são conexões ponto a ponto síncronas à fonte dentro de uma via de byte. Projetos com módulos soldados, módulos registrados e módulos com buffer introduzem carregamento e roteamento diferentes. Não copie uma topologia DIMM para um projeto com módulos soldados sem a documentação da plataforma.

Integridade de referência e energia

O tempo de resposta da memória é afetado pelo ruído no plano de referência e pela distribuição de energia, bem como pelo comprimento da trilha. Mantenha as vias de bytes em um ambiente de referência estável, forneça tratamento adequado para VREF e VDDQ e evite colocar estruturas de ajuste sobre aberturas no plano. Simule o comportamento de comutação e terminação simultâneas quando a margem da plataforma for limitada.

PCIe e links seriais de alta velocidade

Para PCIe Gen5 e versões posteriores, a qualidade do roteamento é dominada por perdas dependentes da frequência, descontinuidades em conectores e vias, diafonia e conversão de modo. Portanto, um conjunto de regras de layout deve incluir mais do que apenas a impedância alvo.

O PCIe 6.0 usa PAM4 a 64 GT/s com a mesma frequência de Nyquist de 16 GHz do PCIe 5.0 NRZ, mas não se trata do mesmo canal com o dobro de bits. Os requisitos de conformidade, ruído e FEC são diferentes. O PCIe 7.0, a 128 GT/s, eleva a frequência de Nyquist para 32 GHz, tornando a extração de transições e a correlação de fabricação mais complexas.

Diafonia, espaçamento e ruído do plano de referência

A regra dos 3W ou 5W, frequentemente citada, é uma heurística geométrica. A diafonia também depende da altura do dielétrico, do comprimento paralelo, do tempo de subida do sinal agressor, da estrutura de referência e se as linhas são acopladas pela borda ou pela lateral. Em um dielétrico fino, um espaçamento menor pode já atender ao objetivo; em camadas de sinal adjacentes sem referência, um espaçamento grande ainda pode ser inadequado.

Defina um valor de crosstalk adequado à interface e use extração ou uma tabela de geometria validada para converter esse valor em espaçamento. Considere o comprimento total da vítima e os agressores simultâneos. Redes de clock, strobe e single-ended de alta amplitude podem merecer mais isolamento do que controles lentos não relacionados.

O ruído do plano pode se propagar através da estrutura de referência mesmo quando o espaçamento entre as trilhas é generoso. Mantenha os circuitos de comutação de alta corrente compactos, utilize pares de planos apropriados e desacoplamento, e evite forçar trilhas sensíveis a referenciar ilhas de alimentação fragmentadas. A diafonia e a integridade da alimentação devem ser analisadas em conjunto em processadores densos e placas aceleradoras.

Ajuste de comprimento sem criar uma nova descontinuidade

As curvas sinuosas adicionam atraso, mas segmentos próximos uns dos outros se acoplam e oferecem menos atraso do que o comprimento da linha central sugere. Elas também aumentam a perda e criam variação local de impedância. Use o maior espaçamento possível entre segmentos de sintonia adjacentes, minimize o número de voltas e distribua a sintonia de forma que não interfira com as derivações ou com a continuidade da referência.

Não existe uma regra universal que determine que a sintonia deva ser feita perto da fonte ou perto do receptor. O posicionamento depende da topologia e da finalidade da adaptação de impedância. Para um barramento síncrono com a fonte, sintonize dentro do grupo definido e preserve a topologia. Para um par diferencial, corrija o desvio com um elemento compacto e simétrico que não crie uma longa seção desacoplada.

Cantos arredondados não são obrigatórios, e uma simples curva de 90 graus não resulta em uma reflexão de 15% em todas as geometrias. Utilize roteamento em ângulos de 45 graus ou curvo para facilitar a fabricação, garantir a simetria dos pares e um espaçamento consistente, mas concentre seus esforços de engenharia em descontinuidades maiores, como pads, vias, conectores e interrupções do plano de referência.

Escape BGA, vias e capacidade de fabricação

O espaçamento entre os pinos do BGA, por si só, não determina se o HDI é necessário. O diâmetro da ilha de solda, a estratégia de máscara de solda, o número de linhas, o mapeamento dos pinos, as camadas de roteamento disponíveis e a direção de escape são fatores importantes. Alguns dispositivos com espaçamento de 0.5 mm podem usar uma abordagem de via passante cuidadosamente projetada ou via cega limitada; outros exigem via na ilha de solda e múltiplas camadas de preenchimento. Analise o fanout real do encapsulamento em vez de aplicar uma tabela baseada apenas no espaçamento entre os pinos.

A descrição da via em pad deve especificar se a via é preenchida com cobre, preenchida com resina e selada, ou processada por outro processo qualificado. Para microvias empilhadas, a sequência de construção e o plano de confiabilidade devem ser acordados. Guia HDI Abrange a seleção da estrutura; o layout ainda deve fornecer áreas de captura, antipads e áreas de exclusão compatíveis com a capacidade de registro do fornecedor.

O roteamento de escape também deve preservar a continuidade de referência. Campos antipad densos podem remover muito cobre do plano sob um encapsulamento, portanto, a saída de alimentação e terra deve ser analisada como uma estrutura eletromagnética. Adicionar mais vias de terra nem sempre é benéfico se isso criar vazios superdimensionados ou obstruir o roteamento.

Revisão do roteiro de pré-fabricação

Uma revisão de DFM não deve reescrever silenciosamente as restrições elétricas. Quando a equipe de Gerenciamento de Contas (CAM) propõe uma alteração na largura, pad, antipad ou empilhamento, a alteração deve ser verificada em relação à impedância ou ao modelo de canal e documentada. Envie o layout final com o desenho de fabricação e a lista de conexões (netlist) através do [inserir aqui o caminho/plataforma de envio]. Processo de revisão DFM.

Lançamento de conectores, limites da placa e estruturas de teste

As descontinuidades nos terminais dos conectores costumam ser maiores do que as curvas comuns. Analise o pad de sinal, o antipad, o padrão dos pinos de aterramento, os recortes nos planos e a transição para o par roteado como uma única estrutura. Os footprints de referência do fornecedor são um ponto de partida, não uma garantia, pois a espessura da placa, a atribuição de camadas e as dimensões de fabricação podem variar. Para conectores de alta velocidade, utilize o modelo do fornecedor e extraia o layout local da placa de circuito impresso.

Nas bordas da placa, evite a terminação abrupta do plano de referência sob uma rota sensível. Contatos de borda da placa, lançamentos coaxiais e conectores mezzanine podem exigir modelagem de aterramento, cercas de vias ou transições de camada locais específicas para a interface. Mantenha dispositivos de exclusão mecânica, barras de revestimento e abas destacáveis ​​fora da região de referência elétrica, a menos que estejam incluídos no modelo.

Teste o acesso ao projeto sem criar stubs.

Pontos de contato comuns e ramificações para testes podem adicionar capacitância ou um stub sem terminação. Utilize um cupom de teste validado, acesso por conector, opção de componente removível ou um ponto de contato integrado ao caminho de transmissão principal. Coordene os requisitos de teste em circuito com a integridade do sinal antes da conclusão do layout; a exclusão de uma ramificação de teste após a qualificação também pode alterar o canal.

Documentar exceções intencionais

Layouts densos às vezes exigem uma alteração local na largura, uma transição de referência ou uma violação de espaçamento. Registre a localização, o motivo e a simulação ou aprovação do fornecedor. Uma exceção documentada é mais segura do que flexibilizar a regra globalmente ou confiar que um futuro engenheiro de DFM (Design for Manufacturing) inferirá a intenção do projeto.

Limites de roteamento de clock, analógico e de energia

Nem toda rede importante é uma ligação serial diferencial. Clocks de referência, sinais de reset, caminhos de sensores analógicos e nós de alimentação chaveada podem gerar ou receber interferências. Classifique as redes pela taxa de variação da transição, sensibilidade a ruído e corrente de loop, em vez de apenas pela frequência nominal. Um clock de baixa frequência com uma transição rápida pode exigir mais cuidado do que uma onda senoidal de alta frequência.

Relógios de referência

Direcione os sinais de clock de referência em um plano contínuo, evite ramificações de teste desnecessárias e isole-os dos nós de comutação. A topologia necessária — ponto a ponto, buffer de distribuição ou outro método de distribuição — é definida pelas especificações da fonte e do receptor de clock. Uma topologia em estrela ou em cadeia não é universalmente correta. Quando vários receptores são acionados, simule a carga e a terminação.

Interfaces analógicas e de conversão

Mantenha os circuitos analógicos pequenos compactos e separe-os das correntes de retorno digitais agressivas. Dividir o plano de terra não é automaticamente benéfico; um plano contínuo com posicionamento cuidadoso geralmente proporciona um retorno de menor impedância. Se os domínios analógico e digital precisarem se unir em um ponto controlado, certifique-se de que os sinais não cruzem a lacuna resultante e que a estratégia de conexão esteja de acordo com as orientações do fabricante do conversor.

Regiões de potência de comutação

O nó de comutação, o circuito de acionamento do gate e os caminhos de corrente de alta di/dt merecem zonas de exclusão física. Não direcione pares de alta velocidade sob indutores, transformadores ou cobre do nó de comutação. Vazios no plano e áreas de exclusão devem ser considerados na revisão do caminho de retorno. A largura de condução de corrente e o desempenho térmico devem ser avaliados com os métodos da norma IPC-2152 ou simulação validada, em vez de um valor universal de densidade de corrente.

Documente essas regiões nas restrições de layout para que adições de cobre DFM, desvios ou recursos do painel não entrem involuntariamente em uma área sensível.

Aprovação da regra de roteamento

A revisão final de roteamento deve comparar o layout com a configuração de pilha liberada e as restrições específicas do dispositivo, em vez de usar uma lista genérica de valores em milirradianos. Grupos críticos devem ser verificados usando modelos extraídos de atraso, perda e transição, quando esses efeitos forem relevantes.

• Verifique se cada rota crítica permanece sobre uma referência contínua e se as mudanças de camada fornecem um caminho de retorno de corrente.
• Verifique a geometria diferencial através de estreitamentos, pads, vias, conectores e estruturas de teste - não apenas em trilhas retas.
• Aplique o sincronismo da memória por byte, grupo de comando/endereço e topologia usando a documentação do controlador e da memória.
• Limitar meandros e paralelismo com base na análise de atraso e diafonia, em vez de um multiplicador de espaçamento universal.
• Confirme o fanout BGA, anéis anulares, antipads e vãos de vias em relação à capacidade aprovada pelo fornecedor.
• Entregar a arte final, a netlist, os dados de furação/roteamento, a revisão de stackup, a tabela de impedância e o desenho de profundidade controlada como um único pacote com controle de revisão.

As regras de layout devem expressar o objetivo elétrico e sua origem. Isso permite a revisão de exceções e impede que uma alteração de fabricação invalide silenciosamente o conjunto de restrições de roteamento.

Gerenciando exceções de roteamento

Layouts densos inevitavelmente exigem exceções às regras preferenciais. O objetivo não é proibir toda redução de tensão, transição de camadas ou diminuição de espaçamento local; é identificar quais exceções são eletricamente significativas e analisá-las com o modelo correto.

As exceções devem ser associadas a redes, regiões ou classes e armazenadas no registro de revisão do projeto. Uma aprovação verbal genérica, como "o espaçamento é aceitável", não pode ser reproduzida durante uma ECO (Engineering Change Order) ou transferência de fornecedor. O mesmo princípio se aplica aos layouts de referência do fornecedor do dispositivo: preserve a intenção elétrica, mas revalide as dimensões em relação à configuração da placa liberada.

O registro de revisão também deve identificar a versão de extração ou simulação usada para exceções críticas. Quando um ECO move um componente, altera uma camada ou modifica a pegada de um conector, a exceção afetada pode ser reavaliada em vez de herdar uma aprovação que não corresponde mais à geometria.