Guia de posicionamento de capacitores de desacoplamento em placas de circuito impresso

O posicionamento do capacitor de desacoplamento não se resume apenas à proximidade com o CI — trata-se de minimizar a indutância do circuito de corrente entre o capacitor e o pino de alimentação. Um capacitor posicionado a 2 mm de distância com um projeto de vias inadequado pode apresentar desempenho inferior a um posicionado a 5 mm de distância com geometria de vias otimizada.

🕑 Tempo de leitura: 15 min | Nível: Avançado | Atualizado em: maio de 2025 | Parte de: Guia de projeto de integridade de energia para PCBs

Conteúdo

1. Por que o posicionamento importa mais do que a seleção por valor?
2. Indutância de montagem: o parâmetro crítico
3. Via Design para capacitores de desacoplamento
4. Geometria da almofada e otimização da área de contato
5. Regras de posicionamento por tipo de encapsulamento de CI
6. Seleção do valor do capacitor e frequência efetiva
7. Erros comuns de posicionamento e como corrigi-los
8. Perguntas frequentes

Este guia se concentra no posicionamento de capacitores de desacoplamento, no projeto de vias e na geometria dos pads — as decisões de layout físico que determinam se sua estratégia de desacoplamento realmente funciona. Para obter informações mais abrangentes sobre a integridade da rede de distribuição de energia, incluindo metas de impedância da rede e projeto de planos, consulte o guia principal. Guia de projeto de integridade de energia da placa de circuito impresso.

1) Por que o posicionamento importa mais do que a seleção por valor

A maioria dos engenheiros gasta um tempo considerável selecionando os valores dos capacitores de desacoplamento e muito menos tempo com o posicionamento — no entanto, o posicionamento é o fator determinante mais importante para a eficácia em altas frequências.

Todo capacitor de desacoplamento possui uma frequência de auto-ressonância (SRF) determinada por sua capacitância e sua indutância em série efetiva total (ESL). Acima da SRF, o capacitor torna-se indutivo e não oferece nenhum benefício de desacoplamento. A ESL total inclui:

• Pacote ESL: Fixado pelo tamanho do corpo — 0201 ≈ 0.2–0.4 nH; 0402 ≈ 0.4–0.8 nH; 0603 ≈ 0.8–1.5 nH
• Indutância da almofada e da trilha: 0.5–2 nH dependendo do comprimento da trilha entre os pads do capacitor e os vias
• Por meio da indutância: 0.5–1 nH por via por mm de comprimento da via no dielétrico
• Indutância de espalhamento plano: 0.1–0.5 nH da corrente distribuída no plano até o pino de alimentação do CI

Um capacitor de 100 nF com uma SRF de 50 MHz, baseado apenas na ESL do encapsulamento, pode ter uma SRF efetiva de apenas 20 MHz após a adição de 1 nH de indutância de via. O posicionamento adequado, que elimina a indutância desnecessária da trilha, recupera essa faixa de frequência.

2) Indutância de montagem: o parâmetro crítico

Indutância de montagem (L)_montar) é a indutância total do circuito do caminho da corrente desde o capacitor, passando pelos vias até o plano de alimentação, através do plano até o via de alimentação do CI e de volta através do plano GND até o via GND do capacitor.

Indutância de montagem versus cenário de posicionamento

Cálculo da indutância de montagem

L_via ≈ 5.08 × h × [ln(4h/d) + 1] pH

Onde h = comprimento da passagem através do dielétrico em polegadas e d = diâmetro da broca em polegadas. Exemplo: placa de 1.6 mm, broca de 0.3 mm → L_via ≈ 1.1 nH por via.

3) Projeto de vias para capacitores de desacoplamento

Na prática, são utilizadas quatro configurações de vias, classificadas da pior para a melhor em termos de desempenho:

Configuração 1 — Via única, posicionamento remoto (evitar)

Um via para cada pino (PWR e GND) é posicionado na extremidade de uma trilha. A indutância da trilha se soma à indutância do via, reduzindo a SRF efetiva para menos de 20 MHz para a maioria dos capacitores de 100 nF. Aceitável apenas para capacitores de baixa frequência.

Configuração 2 — Via adjacente ao pad (padrão)

Os furos de passagem são colocados imediatamente adjacentes a cada terminal do capacitor, com uma distância mínima entre o terminal e o furo. A indutância da trilha é minimizada para 0.1–0.3 nH. Este valor é o mínimo aceitável para capacitores que operam acima de 50 MHz. A distância entre o centro do furo e a borda do terminal não deve exceder 0.3 mm.

Configuração 3 — Via Dogbone (Alto Desempenho)

Duas vias por capacitor, uma por pad, posicionadas o mais próximo possível dos pads, conforme permitido pela verificação de regras de projeto (DRC), com as vias de alimentação (PWR) e terra (GND) em lados opostos do corpo do capacitor. Isso cria o menor circuito de corrente possível. Eficaz até 200–500 MHz com capacitores 0402.

Configuração 4 — Via-in-Pad (Desempenho Máximo)

O furo metalizado é posicionado diretamente dentro da área de contato do capacitor. Elimina toda a indutância entre a área de contato e o furo metalizado. Requer furos metalizados, tampados e planarizados. Aumenta o custo de fabricação da placa de circuito impresso em aproximadamente 15 a 25%. Padrão para placas de alta velocidade acima de 1 Gbps. Consulte nosso [link para o produto/serviço/etc.]. Guia de projeto e fabricação de vias em pads.

Múltiplas vias em paralelo

Duas vias em paralelo reduzem a indutância efetiva para aproximadamente 60% da de uma única via. Três vias em paralelo: aproximadamente 45%. Para capacitores de desacoplamento de alta corrente (47 µF ou mais), utilize de 2 a 4 vias por pad para reduzir tanto a indutância quanto a resistência térmica.

4) Geometria da almofada e otimização da área ocupada

Para capacitores 0402 usados ​​acima de 100 MHz, reduza o comprimento da trilha de 0.8 mm (padrão IPC) para 0.5–0.6 mm. Isso reduz a indutância efetiva da trilha em 0.1–0.2 nH, mantendo a soldabilidade adequada. Verifique qualquer modificação na área de contato com seu parceiro de montagem antes da produção.

Aumentar a largura da área de contato dos capacitores de desacoplamento de potência de 0.5 mm (padrão) para 0.7–0.8 mm reduz a indutância em aproximadamente 15–20%, sem prejuízo no processo de fabricação.

Minimize o furo de folga (anti-pad) em planos não conectados para 0.1–0.15 mm além do diâmetro da broca. Anti-pads superdimensionados reduzem a capacitância efetiva do plano e aumentam ligeiramente a indutância de espalhamento.

5) Regras de posicionamento por tipo de encapsulamento de CI

Pacotes BGA

As esferas de alimentação do BGA ficam dentro da área de contato do componente. Para espaçamento de 1.0 mm ou superior: posicione capacitores 0201 diretamente sob o BGA, entre as esferas. Para todos os espaçamentos: posicione os capacitores da primeira fileira a 1–2 mm da esfera de alimentação mais próxima. Para BGAs de passo fino de 0.65 mm ou inferior: utilize vias em pad nas vias de escape do BGA, combinadas com capacitores 0201 imediatamente fora do limite do componente. Consulte nosso [link para o manual/recurso específico]. Guia de montagem de PCB BGA.

Pacotes QFN

Os encapsulamentos QFN expõem o pad de alimentação na parte inferior central. Posicione os capacitores de desacoplamento o mais próximo possível do perímetro do pad de alimentação, com vias conectando-os ao plano de alimentação interno diretamente sob o pad térmico do QFN.

Conectores de alimentação de montagem em furo passante

Coloque capacitores de desacoplamento de grande capacidade (47–470 µF) a uma distância máxima de 10 mm dos pinos do conector, na mesma camada. Coloque capacitores de desacoplamento de alta frequência (100 nF) entre os capacitores de grande capacidade e o caminho da carga.

6) Seleção do valor do capacitor e frequência efetiva

SRF = 1 / (2π × √(C × L_total)) onde L_total = indutância ESL do pacote + indutância de montagem.

Utilize pelo menos três décadas de valores diferentes por trilha de alimentação para garantir cobertura contínua. Um único valor de capacitor, por mais próximo que seja do CI, deixa lacunas de frequência significativas no perfil de impedância da PDN.

7) Erros comuns de posicionamento e soluções

8) Perguntas Frequentes

O capacitor de desacoplamento precisa estar na mesma camada que o circuito integrado?

Sim, quando possível. A colocação em lados opostos exige que o circuito de corrente percorra toda a espessura da placa duas vezes, praticamente dobrando a indutância efetiva da via. Para montagens de dupla face onde a colocação em lados opostos é inevitável, utilize vias embutidas nos pads para minimizar a contribuição da indutância da via.

Qual a distância mínima que um capacitor de desacoplamento precisa estar do circuito integrado?

O que importa é a indutância de montagem, não a distância física. Um capacitor a 5 mm de distância com via no pad e encapsulamento 0201 pode proporcionar melhor desacoplamento do que um capacitor 0603 a 1 mm de distância com uma trilha longa até uma via remota. Para capacitores destinados a frequências acima de 100 MHz: mantenha a distância entre a via e o pad abaixo de 0.5 mm e o capacitor a no máximo 3 mm do pino de alimentação do CI.

Posso usar um único capacitor grande em vez de vários menores?

Um único capacitor de grande porte proporciona um bom desacoplamento em baixas frequências, mas deixa a rede de distribuição de energia (PDN) desprotegida acima de sua frequência de resposta em série (SRF). Vários capacitores em paralelo — especialmente com valores diferentes — proporcionam uma largura de banda maior. A combinação em paralelo de 10 µF + 100 nF + 10 nF cobre aproximadamente 100 vezes mais largura de banda de frequência do que qualquer capacitor isolado.

Que tipo de dielétrico devo usar para capacitores de desacoplamento?

Utilize capacitores MLCC com dielétrico X7R ou X5R para desacoplamento de potência. Evite o dielétrico Y5V — sua capacitância diminui de 70 a 80% sob polarização CC, portanto, um capacitor Y5V de 10 µF pode fornecer apenas 2 a 3 µF na tensão de operação. O dielétrico C0G (NP0) possui excelente estabilidade, mas está disponível apenas em valores baixos e é usado principalmente para filtragem de RF.

Os capacitores de desacoplamento devem usar alívio térmico ou conexão direta ao plano de alimentação?

Utilize sempre conexões diretas. Os raios de alívio térmico adicionam 0.5–2 nH de indutância devido à geometria estreita dos raios, degradando significativamente o desempenho em altas frequências. Reserve o alívio térmico para componentes que exigem soldagem manual ou acesso para testes em circuito.

Para obter informações completas sobre a estrutura de integridade de energia — cálculo de impedância da rede de distribuição de energia (PDN), projeto do plano de energia e controle da rede de segurança (SSN) — consulte nosso [link para o documento/artigo/etc.]. Guia de projeto de integridade de energia da placa de circuito impressoPara requisitos de fabricação de vias em pads, entre em contato com a Highleap Electronics.

O posicionamento adequado dos capacitores de desacoplamento é crucial para manter o desempenho da rede de distribuição de energia (PDN) e minimizar a ondulação de tensão em altas frequências. Ao considerar cuidadosamente a indutância de montagem, a geometria dos vias, o projeto dos pads e a proximidade com os pinos de alimentação do circuito integrado (CI), os engenheiros podem otimizar a frequência de auto-ressonância efetiva e garantir a cobertura contínua da impedância em toda a linha de alimentação. A implementação de estratégias avançadas, como vias embutidas nos pads ou múltiplos vias paralelos, reduz ainda mais a indutância do loop e aumenta a eficiência do desacoplamento, suportando projetos de PCBs de alta velocidade e alta densidade. A execução correta desses princípios é essencial para a integridade de energia confiável em placas multicamadas modernas.