Design av kretskortsnätverk för strömförsörjning

Kraftdistributionsnätet (PDN) är den infrastruktur som levererar stabil spänning till varje integrerad krets på ditt kort. Att designa ett PDN som bibehåller målimpedansen från DC till flera hundra MHz kräver en systematisk metod för val av VRM, kondensatordimensionering och plangeometri – inget av detta kan göras enbart med intuition.

Innehållsförteckning

1. PDN-arkitektur och frekvensregioner
2. Beräkning av målimpedans
3. VRM-val och dimensionering av bulkkondensatorer
4. Plankapacitans och PDN-simulering
5. PDN-mätning, validering och vanliga frågor

Den här guiden täcker hela designprocessen för kretskortsnätverk för strömförsörjning – från att definiera impedansmål till val av VRM, kondensatordimensionering, simulering och validering efter tillverkning. För det bredare ramverket för strömförsörjning, inklusive placering av frikoppling och plandesign, se den huvudsakliga designguiden för kretskortsnätverk för strömförsörjning.

1. PDN-arkitektur och frekvensområden

Ett komplett PDN spänner över flera fysiska domäner, där var och en bidrar med induktans, resistans och kapacitans till den totala impedansen. Den avgörande insikten är att ingen enskild komponent eller designelement styr impedansen över hela frekvensområdet. Varje domän har ett karakteristiskt frekvensområde där den dominerar, och var och en kräver oberoende designuppmärksamhet.

PDN-bandbreddskravet ställs in av den snabbaste strömtransienten som lasten kan producera:

f_max = 0.5 / ton_stiga
För en processor med 1 ns strömökningstid: f_max = 500 MHz.
För DDR5 vid 6400 MT/s med 100 ps kanthastigheter: f_max sträcker sig till 5 GHz, vilket kräver noggrann hantering av paket och chikapacitans.

Designmålet är att bibehålla Z < Z _-målet kontinuerligt från DC till f _max . Varje frekvensgap där PDN-impedansen överstiger Z _-målet är en potentiell källa till spänningsfall, oscillation eller logikfel vid motsvarande switchfrekvens.

2. Beräkning av målimpedans

Målimpedansen är den enskilt viktigaste PDN-designspecifikationen. Den omvandlar spänningsrippeltoleransen till en kvantitativ impedansbudget som varje komponentval och layoutbeslut måste uppfylla.

Z_mål = (V_leverera × krusning%) / I_topp
V_leverera: nominell matningsspänning | rippel%: maximalt tillåten rippelfraktion | I_topp: maximal momentan ström från IC-datablad

Dessa siffror illustrerar det extrema spektrumet av PDN-krav. En GPU-kärnskena på 0.1 mΩ kräver en nästan perfekt PDN – varje milliohm parasitisk induktans i PCB-stacken, VRM-utgångsimpedansen eller via-matrisen har mätbar inverkan. Att få dessa mål rätt innan layouten påbörjas förhindrar kostsamma omprogrammeringar.

I _-peak visas i IC-databladet som maximal matningsström, toppdriftström eller som transienta strömvågformer i applikationsavsnittet. För FPGA:er och processorer ger leverantörers effektuppskattningsverktyg (Xilinx Power Estimator, Intel VID) mer exakta värden än databladets maxvärden. Om inget värde är tillgängligt, mät VRM-utgångsströmmen med en strömprob på ett fungerande system och lägg till 20–30 % marginal för värsta tänkbara drift.

3. Val av VRM och dimensionering av bulkkondensatorer

VRM dominerar PDN-impedansen från DC till dess återkopplingsbandbredd. Under slingans bandbredd reglerar VRM aktivt utsignalen och presenterar impedans i milliohm-området. Vid delningsfrekvensen når impedansen toppar – detta är den mest kritiska övergången att hantera. Ovanför slingans bandbredd ökar VRM-utimpedansen och bulkkondensatorer tar över.

Högströmsskenor över 20–30 A kräver flerfasiga VRM-konfigurationer. Flera faser sammanfogar sina kopplingscykler, vilket minskar utgångsströmmens rippel med en faktor som är lika med antalet faser, möjliggör mindre utgångsinduktorer och fördelar termisk belastning över flera kraftenheter. För AI-acceleratorkretskort som kräver 200+ A-matningar är 8–16-fasiga VRM-konstruktioner standard.

Storleksbestämning av bulkkondensatorer

Bulkkondensatorer överbryggar impedansgapet mellan VRM-slingans bandbredd och frekvensområdet där keramisk avkoppling tar över. Den minsta bulkkapacitansen för att förhindra att impedansen stiger över Z- _målet vid VRM-korsningen är:

C_bulk = 1 / (2π × f_Korsningar × Z_mål)
Exempel: Z_mål = 5 mΩ, f_Korsningar = 200 kHz → C_bulk = minst 159 µF

För digitala höghastighetskonstruktioner föredras stora MLCC-matriser på grund av deras kombination av låg ESR, låg ESL och stabil kapacitans kontra frekvens och temperatur. En parallell matris med flera MLCC-värden – till exempel en 100 µF parallellt med flera 10 µF – ger bredare effektiv avkopplingsbandbredd än en enda stor kondensatortyp med endera värdena ensamt.

4. Plankapacitans och PDN-simulering

Kopparplan i kretskort uppvisar distribuerad kapacitans mellan angränsande effekt- och jordplan. Denna plankapacitans är effektiv över 100 MHz – exakt där diskreta kondensatorer har blivit induktiva och inte längre bidrar till PDN-avkoppling.

C_plan = ε₀ × ε_r × A/d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = överlappande planarea (m²) | d = dielektrisk tjocklek (m)
Exempel: 100×100 mm kort, 4 mil FR-4 mellan GND- och PWR-planen → C_plan ≈ 3.8 nF

Medan 3.8 nF är litet i absoluta termer, är det jämnt fördelat över hela kortarean och uppvisar mycket låg induktans vid höga frekvenser. För att maximera plankapacitansen: använd 3–4 mil prepreg mellan GND- och PWR-planen (inte 10+ mil kärna); maximera överlappande koppararea och undvik onödiga planurskärningar; och överväg inbäddade kapacitansmaterial med hög εr (som Sanmina C-Ply) för kort med Z- _{mål under} 5 mΩ över 100 MHz — dessa material kan öka plankapacitansen med 100× jämfört med standard FR-4.

PDN-simuleringsmetoder

PDN-simulering validerar att det designade nätverket uppnår målimpedansen före tillverkning. Tre metoder används i praktiken, i stigande ordning efter noggrannhet:

• Kalkylbladsbaserad klumpmodell: Modellerar PDN-segment som seriella RLC-nätverk. Snabb och identifierar större designproblem, men missar planresonanser och rumsliga effekter. Bäst för initialt VRM-val och uppskattning av bulkkondensatorantal.
• S-parameter PDN-simulering (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Fullständig EM-simulering av PCB-plan. Fångar planresonanstoppar, antiresonansnollor, effekten av plandelningar och optimering av kondensatorplacering. Krävs när Z_mål är under 10 mΩ.
• Tidsdomänsimulering: Använder realistiska IC-strömprofiler från IBIS-effektmodeller eller uppmätta vågformer. Ger direkta spänningsfallsprognoser under faktiska kopplingsförhållanden. Den mest exakta metoden för värsta tänkbara sign-off-analys.

5. PDN-mätning, validering och vanliga frågor

Efter tillverkning av kretskort, verifiera PDN-impedansen före fullständig systemmontering för att bekräfta att simuleringsresultaten uppnås i hårdvaran. Avvikelser mellan simulering och mätning uppstår oftast på grund av felaktiga komponentmodeller, omodellerad parasitisk induktans i vior eller kontakter, eller planresonanser som förskjutits av faktiska dielektriska egenskaper.

1-ports VNA-mätning

Mät S11 vid IC-strömstiftets plats med VRM och avkopplingskondensatorer monterade, IC borttagen. S11 omvandlas till impedans:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (VNA-portimpedans). För Z < 100 mΩ, använd 2-ports shunt-through-mätning för förbättrad noggrannhet vid låga impedansvärden.

Validering av tidsdomän

När systemet är helt monterat, använd en strömskenesond (minst 20 MHz bandbredd, 1 GHz föredras) vid IC:ns strömstift under full driftsbelastning. Verifiera: topp-till-topp-spänningsrippeln ligger inom den tillåtna rippelbudgeten; inget transient drop överstiger den lägsta driftsspänningsspecifikationen; och switchregulatorns rippelfrekvens är synlig och inom förväntad amplitud.

Vanliga frågor om partihandel med mat och dryck

Vad orsakar en antiresonans-topp i PDN-impedansen?

En antiresonans-topp uppstår där impedansen hos en kondensatortyp (som blir induktiv över dess SRF) skär impedansen hos nästa kondensatortyp (fortfarande kapacitiv). Impedanserna adderas istället för att elimineras vid denna skärningspunkt, vilket skapar en topp som kan överstiga Z- _målet . Undertryck den genom att använda kondensatorer med något olika värden för att sprida resonansfrekvensen, lägga till resistiva dämpningskondensatorer parallellt eller välja kondensatortyper med högre ESR vid delningsfrekvensen.

Kan jag använda ferritkulor för att isolera PDN-sektioner?

Ferritpärlor är lämpliga för att isolera känsliga analoga eller RF-skenor från digitalt switchbrus över 10–100 MHz. Använd inte ferritpärlor i serie med digitala matningsvägar med hög ström – deras impedans orsakar betydande spänningsfall under belastning, och icke-linjärt beteende kan orsaka VRM-instabilitet.

Hur många VRM-faser behöver jag?

En generell riktlinje är 10–15 A per fas för standard integrerade FET VRM-konstruktioner. För en 60 A CPU-skena, använd 4–6 faser. För GPU- eller AI-acceleratorskenor vid 200 A+ är 12–16 faser typiska. Fler faser minskar utgångsrippel, möjliggör mindre induktorer och förbättrar transientresponsbandbredden på bekostnad av ett större antal kontroller och FET.

För relaterade ämnen om effektintegritet, se våra guider om placering av avkopplingskondensatorer , tekniker för effektplansdesign , samtidig brusreducering och design av flerskiktade kretskort . Highleap Electronics tillhandahåller PDN-designgranskning och höghastighetstillverkning av kretskort. Begär en offert för ditt projekt.