Testes elétricos em placas de circuito impresso: sonda móvel vs. ICT vs. FCT

Engenheiros que buscam soluções para testes elétricos de PCBs raramente têm as mesmas necessidades. Alguns estão escolhendo entre sonda móvel e dispositivo ICT. Alguns estão rastreando curtos-circuitos, circuitos abertos ou falhas de impedância. Alguns precisam de um fabricante que se comprometa com testes elétricos completos, com documentação por lote. Alguns estão elaborando uma especificação de teste e precisam saber exatamente quais limites e métodos especificar. E alguns precisam entender o papel do engenheiro de CAM — porque as decisões tomadas antes da primeira produção da placa determinam se o programa de teste detecta defeitos reais ou gera relatórios de aprovação que ignoram falhas críticas.

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Testes elétricos de placas de circuito impresso nuas versus montadas

Os testes elétricos de placas de circuito impresso (PCBs) ocorrem em duas etapas distintas e detectam diferentes classes de defeitos — nenhuma substitui a outra.

O teste elétrico da placa nua é realizado antes da colocação dos componentes. Cada rede é testada quanto à continuidade (≤10Ω) e isolamento (≥10MΩ a 250VDC). Isso detecta defeitos de fabricação: circuitos abertos e curtos-circuitos na corrosão, desalinhamento de furos, abertura de vias e curtos-circuitos por delaminação da camada interna. A superfície da placa é totalmente acessível, de modo que a cobertura da rede atinge 95–99%.

O teste elétrico pós-montagem é realizado após a soldagem. A cobertura diminui porque os corpos dos componentes bloqueiam o acesso da sonda aos pads abaixo deles. Em placas com muitos BGAs, a cobertura acessível normalmente cai para 60–80%.

O que o “Teste Elétrico 100%” realmente garante

Quando um fabricante se compromete com testes elétricos de 100%, significa que cada placa nua é testada antes do envio — sem amostragem. Isso abrange continuidade e isolamento em todas as redes. Não garante automaticamente a verificação de impedância ou a inspeção da seção transversal — esses procedimentos exigem especificação explícita.

Na Highleap, o teste elétrico de 100% das placas nuas, conforme a norma IPC-9252, é padrão em todos os pedidos. Relatórios de teste por lote são enviados juntamente com as placas. Solicite o formato do relatório antes de fazer o pedido, caso sua especificação de aquisição exija comprovação escrita dos testes.

Sonda móvel versus dispositivo ICT: custo, cobertura e quando usar cada um.

Quando usar cada um

• <100 placas/protótipos: Sondagem constante. Investimento em equipamentos não justificado; revisões são esperadas.
• 100–500 placas: Sonda móvel para placa nua. ICT somente se o layout o suportar e o projeto for estável.
• 500 a 5,000 placas/ano: Avalie em relação à necessidade de produtividade. Um dispositivo de US$ 1,000 para 500 unidades resulta em US$ 2 por placa — geralmente vale a pena quando o tempo de ciclo é importante.
• >5,000 placas/ano: Dispositivo de TIC para taxa de transferência; sonda móvel apenas para redes geometricamente inacessíveis.
• HDI com microvias: A sonda móvel lida melhor com pads de microvias. O modelo híbrido funciona: ICT para redes principais e sonda móvel para redes compostas apenas por microvias.
• Alta variedade / revisões frequentes: A sonda móvel evita a obsolescência dos dispositivos de fixação — não é necessário reconstruí-la quando a placa é revisada.

Por que a cobertura da BGA cai abaixo de 70%?

Os encapsulamentos BGA, QFN e LGA ficam posicionados diretamente sobre suas juntas de solda — as sondas não conseguem alcançá-los externamente. Em uma placa com três BGAs grandes, 30 a 40% das redes podem não ter pontos de sondagem acessíveis em nenhum dos lados da placa. Soluções: adicionar vias de teste para as redes BGA críticas durante o layout; usar boundary scan (JTAG) em circuitos integrados compatíveis; ou cobrir os subsistemas inacessíveis com testes funcionais.

Regras de projeto de pontos de teste em PCB para cobertura total

A cobertura de teste é determinada durante o layout da placa de circuito impresso (PCB) — e não pelo engenheiro de testes após a montagem das placas. Essas regras devem ser aplicadas antes da conclusão do roteamento.

Requisitos de equipamentos de TIC

• Diâmetro da almofada de teste: 1.0 mm preferencialmente, 0.80 mm é o mínimo absoluto.
• Distância ao corpo do componente: mínimo de 2.5 mm
• Espaçamento entre os pads de teste: 2.54 mm preferencial; 1.27 mm mínimo. Diâmetros inferiores a 1.27 mm exigem dispositivos personalizados, com custos muito mais elevados.
• Colocação unilateral: Reduz o custo da fixação em 40 a 60% ao eliminar a segunda placa de fixação.
• Meta de cobertura: Um ponto de teste por rede no mínimo; um por nó de rede para capacidade de isolamento de falhas.

Requisitos da sonda voadora

• Espaçamento mínimo: 0.30 mm — sem restrição de grade, ambos os lados acessíveis, áreas de contato para microvias alcançáveis
• Nenhum dos tipos de sonda consegue alcançar redes sem pontos de contato acessíveis na superfície. Redes inteiramente encapsuladas em BGAs exigem métodos suplementares, independentemente da sonda escolhida.

Omitir pontos de teste para economizar espaço na placa sempre resulta nos mesmos desfechos: sonda de movimento lento com cobertura incompleta, um dispositivo ICT com cobertura de 50 a 60% que fornece uma falsa sensação de segurança ou a ausência total de testes elétricos automatizados na placa de circuito impresso. O cobre dos pontos de teste não tem custo de fabricação.

Cobertura de testes em PCB: como calcular antes da finalização do layout.

Cobertura da rede vs. Cobertura do nó

"Teste elétrico de 100%" significa que 100% das redes têm pelo menos um ponto de teste acessível — não que cada nó seja testado independentemente. Uma rede de cinco nós testada apenas a partir de seus pontos finais deixa três nós intermediários verificados por inferência. Uma emenda fria marginal em um nó intermediário com resistência de 7 Ω em um limite de 10 Ω passa despercebida.

Três métricas importantes:

• Cobertura da rede: % de todas as redes com pelo menos um ponto acessível. Meta de 100% em tabuleiros sem revestimento.
• Cobertura de nós: % de todos os nós da rede (pads, junções, vias) diretamente sondados. >80% é considerado sólido; <60% requer documentação e mitigação.
• Cobertura de falhas: % de todos os tipos de falhas possíveis que o programa de teste consegue detectar — o número mais significativo e o mais difícil de quantificar sem ferramentas de simulação de testes.

Cálculo de cobertura antes da finalização do layout

1. Exporte a lista completa de conexões com a contagem de nós da sua ferramenta CAD de PCB.
2. Marque cada rede: ela possui pelo menos uma área de contato acessível (≥1.0 mm para fixação, ≥0.30 mm para sonda móvel)?
3. Redes cobertas ÷ total de redes × 100 = cobertura estimada das redes
4. Se abaixo de 85%: adicione vias ou pads de teste agora, antes que o layout seja finalizado.

Taxa de escape de defeitos por estratégia de teste

Testes de impedância, Hipot e RF para PCBs de alta velocidade

Verificação de impedância TDR

O teste de continuidade padrão confirma a existência de uma trilha — ele não verifica sua impedância. Uma trilha gravada com 3 µm a menos do que o projetado apresenta a resistência correta em corrente contínua, mas pode ser de 53 Ω em vez de 50 Ω — um problema de integridade de sinal invisível aos testes elétricos padrão de placas de circuito impresso.

A TDR (refletometria no domínio do tempo) injeta uma transição de tensão rápida e mede a forma de onda refletida. A tolerância padrão é de ±10% do valor nominal; projetos com especificações rigorosas requerem ±5%. Para que isso seja viável na produção, especifique um cupom de TDR no painel: uma trilha com geometria idêntica, percorrendo a borda do painel, com a camada, os planos de referência, a largura da trilha, a impedância alvo e a tolerância descritas nas notas de fabricação. Um cupom por painel por especificação de impedância. Sem isso, você não terá evidências de impedância específicas para cada lote.

Para placas de circuito impresso com impedância controlada — DDR5, PCIe, USB 3.x, RF — a TDR não é opcional.

Teste de Hipot

O teste Hipot aplica uma tensão elevada entre redes isoladas para verificar se não existe um caminho de ruptura na tensão de operação. Um par que apresente 10 MΩ a 250 VCC ainda pode romper a 500 V se houver um furo na máscara ou um caminho de contaminação. Requerido para dispositivos médicos (IEC 60601: 1,500–4,000 V), eletrônica de potência automotiva acima de 48 V (500–1,000 V), isolamento de redes industriais (IEC 61010: 1,000–1,500 V) e conformidade com regulamentações de fontes de alimentação (IEC 62368: 1,500–3,000 V). Custo: US$ 0.20–US$ 0.80/placa. Aplicado em 100% dos programas de Classe 3 e médicos.

Análise de redes de radiofrequência acima de 1 GHz

Para testes de placas de circuito impresso de radiofrequência (RF) acima de 1 GHz, a análise vetorial de redes (VNA) mede os parâmetros S — perda de inserção, perda de retorno e isolamento de porta — em toda a faixa de frequência. É utilizada para verificação do primeiro artigo e amostragem estatística. É necessária para módulos de RF, circuitos de antena e redes de filtros acima de 1 GHz.

Inspeção óptica analítica (AOI), raio-X e teste funcional após a montagem.

AOI

A inspeção óptica automatizada é executada após cada passagem de refluxo SMT, a cada 30 a 120 segundos por placa, em 100% dos painéis. Ela detecta componentes ausentes, polaridade invertida, componentes passivos com proteção contra sobreposição (tombstone), pontes de solda visíveis e desalinhamento na colocação de BGAs. Não consegue detectar componentes sob a carcaça do encapsulamento, juntas frias aparentemente corretas, componentes com valores incorretos ou vazios de solda dentro das juntas.

Raio X

Imagens de raios X das juntas de solda em encapsulamentos BGA, QFN e LGA — detectando pontes dentro da matriz de esferas, circuitos abertos e vazios acima de 25% da área das esferas. Executado em 100% dos produtos de alta confiabilidade e em todos os retrabalhos de BGA; amostra da primeira peça mais amostragem estatística para produção padrão.

Teste de Circuito Funcional

O teste funcional do circuito energiza a placa e testa seu funcionamento real. Ele detecta o que nenhum teste elétrico consegue: placas com componentes corretos e montagem impecável que ainda assim não atendem às especificações — firmware incorreto, temporização inadequada, falhas relacionadas ao projeto. Custo de um dispositivo personalizado: US$ 5,000 a mais de US$ 50,000. Justifica-se acima de aproximadamente 1,000 unidades/ano quando o custo de devolução em campo excede o desenvolvimento do dispositivo.

Como o Engenheiro de CAM Constrói o Programa de Testes Elétricos

A maioria dos engenheiros trata os testes elétricos de PCBs como algo que acontece na placa finalizada. Na prática, as decisões que determinam a qualidade dos testes são tomadas antes — pelo engenheiro de CAM, antes do início da produção.

Quatro coisas que o engenheiro de CAM faz antes da primeira execução da placa

Extração e verificação da netlist. O engenheiro de CAM extrai a netlist de cobre dos seus arquivos Gerber ou ODB++ e a compara com a netlist do seu projeto IPC-356. Discrepâncias — pads na camada errada, conexões ausentes, conexões extras — são detectadas antes da montagem da placa. Sem um arquivo IPC-356, o programa de teste é construído apenas com base na geometria Gerber, o que significa que qualquer discrepância entre o Gerber e o projeto passa despercebida até que a placa apresente falha.

Mapeamento de acessibilidade dos pontos de teste. Cada rede é mapeada em relação aos pontos de acesso de sondagem disponíveis. Redes sem pontos acessíveis são formalmente sinalizadas como não testáveis. Um engenheiro de CAM que ignora silenciosamente redes inacessíveis gera um relatório mostrando 100% das redes testadas como aprovadas — enquanto uma fração significativa nunca foi testada. Essa distinção é a diferença entre um relatório de cobertura e uma solicitação de cobertura.

Atribuição de limiares por classe de rede. Trilhos de alimentação, redes de sinal, redes de isolamento de alta tensão e redes de RF possuem requisitos de continuidade e isolamento diferentes. O engenheiro de CAM atribui os limiares rede por rede, conforme sua especificação. Se você especificar apenas “IPC-9252”, serão aplicados os valores padrão, que podem não atender às necessidades reais do seu projeto.

Otimização do percurso da sonda móvel. O engenheiro de CAM programa a sequência de sondagem, agrupando pontos de teste próximos para minimizar o deslocamento do braço. Uma otimização inadequada do percurso aumenta o tempo de teste em 20 a 40% por placa em projetos complexos.

Como se parece um teste de engenharia CAM deficiente

• Relatórios de testes mostrando 100% de aprovação, sem nenhuma contagem líquida não testável divulgada.
• Programas de teste criados apenas a partir de Gerber, sem comparação da netlist de projeto.
• Um único limiar de continuidade de 10 Ω é aplicado a todas as redes, independentemente da função.
• Nenhuma verificação de impedância em projetos de PCB de alta velocidade porque ninguém perguntou

Ao avaliar um fornecedor de PCBs para testes elétricos, pergunte: "Como vocês lidam com redes sem pontos de teste acessíveis e como isso se reflete no relatório de testes?" A resposta revela se o processo CAM deles produz dados de cobertura reais ou uma cobertura que apenas aparenta estar completa.

Inclua sempre o arquivo de netlist IPC-356.

O IPC-356 é um formato padrão de netlist exportável pela maioria das ferramentas EDA de PCB. Ele lista cada rede pelo nome, com todos os pads e vias a ela associados. Fornecê-lo permite que o engenheiro CAM verifique a netlist Gerber em relação à intenção do projeto, atribua limites específicos para cada rede por nome, em vez de por inferência geométrica, e gere um relatório de cobertura de redes nomeadas que os projetistas podem de fato ler. Sem ele, cada rede é um sinal de cobre anônimo e o programa de teste é construído apenas com base na geometria. A exportação leva 30 segundos e evita a ambiguidade que causa falhas nos testes.

Especificação de Teste Elétrico de PCB: O que exigir do seu fabricante

“Teste elétrico 100% conforme IPC-9252” é uma referência metodológica, não uma especificação. A norma fornece a estrutura; você deve definir os valores de aceitação. Uma especificação completa inclui:

• Limiar de continuidade: ≤10Ω por padrão. Redes de alimentação ou de alta corrente: ≤5Ω ou menos. Especifique por classe de rede, não um valor único para toda a placa.
• Limiar de isolamento: ≥10MΩ a 250VDC por padrão. Analógico de alta impedância: ≥500MΩ em pares de rede específicos.
• Tensão de teste: Tensão padrão de 250 VCC. Especifique 500 V ou mais para tensões de operação elevadas ou requisitos de isolamento regulamentares.
• Verificação de impedância: Geometria do cupom TDR, alvo, tolerância e relatório por lote. Se omitido, não há evidências de impedância específicas do lote.
• Método e abrangência dos testes: Sonda ou dispositivo de fixação móvel; redes excluídas e justificativa; percentual mínimo de cobertura aceitável.
• Inspeção pós-montagem: Escopo da AOI (100% ou amostrado); endoscópio de raios X; revisão do programa ICT; inspeção do primeiro artigo .
• Disposição em caso de falha: Descartar, retrabalhar ou aceitar condicionalmente — com requisitos de documentação para cada resultado.
• Retenção de registros: Formato do relatório de teste por painel, período de retenção e método de acesso para análise de falhas em campo.

Três erros de especificação que criam riscos ocultos de qualidade

• Não há valores aceitáveis: A sigla “IPC-9252” significa apenas que o fabricante aplica suas configurações padrão internas, que podem não corresponder ao seu projeto.
• Sem TDR em placas de impedância controlada: Sem uma especificação de cupom, você não tem evidências de produção de que a impedância está dentro das especificações — apenas as estatísticas do processo do fabricante.
• Alegando cobertura de 100% sem análise: Lacunas na cobertura do BGA que não são reconhecidas criam caminhos de escape para defeitos que parecem aceitáveis ​​no papel, mas falham em campo.

Capacidades de teste elétrico de PCB da Highleap

A Highleap Electronics inclui testes elétricos completos como padrão em todos os pedidos de placas de circuito impresso nuas:

• Sonda voadora: 4 sistemas, precisão de ±15µm — cobertura líquida de 100% em todos os painéis, do protótipo à produção.
• Testadores de rede universais: Para encomendas de grande volume, acima de 500 placas por lote.
• Impedância TDR: Tolerância de ±5%; relatório de forma de onda específico do lote incluído em todos os lotes. PCB com controle de impedância pedidos sem custo adicional
• Hipopótamo: Até 3,000 VCC para aplicações médicas e de isolamento de alta tensão.
• Análise óptica de interferência (AOI) pós-montagem: 100% após cada passagem de refluxo
• Raio X: Verificação de junções BGA e QFN 2D e 2.5D — 100% ou amostradas conforme especificação
• Teste funcional: Desenvolvimento personalizado de dispositivos e programas com rastreabilidade do número de série por unidade.
• Documentação de teste: Relatórios de testes elétricos por lote, arquivos TDR, pacotes de primeiro artigo — entregáveis ​​padrão, não adicionais.

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