Proiectarea rețelei de distribuție a energiei PCB

Rețeaua de distribuție a energiei (PDN) este infrastructura care furnizează tensiune stabilă fiecărui circuit integrat de pe placa dumneavoastră. Proiectarea unei PDN care menține impedanța țintă de la curent continuu la câteva sute de MHz necesită o abordare sistematică a selecției VRM, dimensionării condensatoarelor și geometriei plane - niciuna dintre acestea nu poate fi realizată doar prin intuiție.

Cuprins

1. Arhitectura PDN și regiunile de frecvență
2. Calculul impedanței țintă
3. Selecția VRM și dimensionarea condensatoarelor în vrac
4. Capacitate plană și simulare PDN
5. Măsurarea, validarea și întrebări frecvente despre PDN

Acest ghid acoperă întregul proces de proiectare a rețelei de distribuție a energiei PCB - de la definirea impedanței țintă până la selecția VRM, dimensionarea condensatoarelor, simulare și validarea post-fabricație. Pentru cadrul mai larg de integritate a energiei, inclusiv plasarea decuplării și proiectarea planului, consultați ghidul principal de proiectare a integrității energiei PCB.

1. Arhitectura PDN și regiunile de frecvență

O rețea PDN completă se întinde pe mai multe domenii fizice, fiecare contribuind cu inductanță, rezistență și capacitate la impedanța generală. Ideea esențială este că nicio componentă sau element de proiectare nu controlează impedanța pe întregul interval de frecvență. Fiecare domeniu are un interval de frecvență caracteristic în care domină și fiecare necesită atenție independentă la proiectare.

Cerința de lățime de bandă PDN este stabilită de cel mai rapid curent tranzitoriu pe care sarcina îl poate produce:

f_max = 0.5 / t_creştere
Pentru un procesor cu un timp de creștere a curentului de 1 ns: f_max = 500 MHz.
Pentru DDR5 la 6400 MT/s cu rate de avans de 100 ps: f_max se extinde până la 5 GHz, necesitând o gestionare atentă a capacității pachetului și a matriței.

Scopul proiectării este de a menține Z < Z _țintă continuu de la curent continuu până la _fmax . Orice diferență de frecvență în care impedanța PDN depășește Z _țintă este o sursă potențială de scădere a tensiunii, oscilație sau defecțiune logică la frecvența de comutație corespunzătoare.

2. Calculul impedanței țintă

Impedanța țintă este cea mai importantă specificație de proiectare PDN. Aceasta convertește toleranța la ondulația de tensiune într-un buget de impedanță cantitativ pe care fiecare decizie de selecție și amplasare a componentelor trebuie să îl respecte.

Z_ţintă = (V_livra × ondulație%) / I_vârf
V_livra: tensiune nominală de alimentare | ripple%: fracție maximă de ondulație admisă | I_vârfcurent instantaneu de vârf din fișa tehnică a circuitului integrat

Aceste cifre ilustrează gama extremă de cerințe PDN. O șină cu nucleu GPU la 0.1 mΩ necesită un PDN aproape perfect - fiecare miliohm de inductanță parazită în stackup-ul PCB, impedanța de ieșire VRM sau matricea via are un impact măsurabil. Stabilirea corectă a acestor obiective înainte de a începe proiectarea previne respin-urile costisitoare.

Valoarea I _peak apare în fișa tehnică a circuitului integrat ca curent maxim de alimentare, curent maxim de funcționare sau forme de undă tranzitorii de curent în secțiunea de aplicații. Pentru FPGA-uri și procesoare, instrumentele de estimare a puterii oferite de furnizor (Xilinx Power Estimator, Intel VID) oferă valori mai precise decât valorile maxime din fișa tehnică. Dacă nu este disponibilă nicio valoare, măsurați curentul de ieșire VRM cu o sondă de curent pe un sistem funcțional și adăugați o marjă de 20-30% pentru cel mai defavorabil caz de funcționare.

3. Selectarea VRM și dimensionarea condensatorului în vrac

VRM-ul domină impedanța PDN de la curent continuu până la lățimea de bandă a buclei sale de feedback. Sub lățimea de bandă a buclei, VRM-ul reglează activ ieșirea, prezentând o impedanță în domeniul miliohmilor. La frecvența de crossover, impedanța atinge vârfuri - aceasta este cea mai critică tranziție de gestionat. Peste lățimea de bandă a buclei, impedanța de ieșire VRM crește, iar condensatoarele preiau controlul.

Șinele de curent mare peste 20–30 A necesită configurații VRM multifazate. Mai multe faze își intercalează ciclurile de comutare, reducând ondulația curentului de ieșire cu un factor egal cu numărul de faze, permițând inductoare de ieșire mai mici și distribuind sarcina termică pe mai multe dispozitive de alimentare. Pentru PCB-urile acceleratoarelor AI care necesită surse de alimentare de peste 200 A, modelele VRM cu 8–16 faze sunt standard.

Dimensionarea condensatoarelor în vrac

Condensatoarele de tip „bulk” elimină decalajul de impedanță dintre lățimea de bandă a buclei VRM și intervalul de frecvență unde decuplarea ceramică preia controlul. Capacitatea minimă de tip „bulk” pentru a preveni creșterea impedanței peste _ținta Z la crossover-ul VRM este:

C_{în vrac} = 1 / (2π × f)_Crossover ×Z_ţintă)
Exemplu: Z_ţintă = 5 mΩ, f_Crossover = 200 kHz → C_{în vrac} = 159 µF minim

Pentru proiectele digitale de mare viteză, se preferă rețelele MLCC mari datorită combinației lor de ESR scăzut, ESL scăzut și capacitate stabilă în funcție de frecvență și temperatură. O rețele paralelă cu valori MLCC multiple - de exemplu, un condensator de 100 µF în paralel cu mai multe de 10 µF - oferă o lățime de bandă de decuplare efectivă mai mare decât un singur tip de condensator mare de oricare valoare.

4. Capacitate plană și simulare PDN

Planurile de cupru ale PCB-urilor prezintă o capacitate distribuită între planurile de putere și de masă adiacente. Această capacitate plană este eficientă peste 100 MHz - exact acolo unde condensatoarele discrete au devenit inductive și nu mai contribuie la decuplarea PDN.

C_plan = ε₀ ×ε_r × A / zi
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = suprafața planului suprapus (m²) | d = grosimea dielectricului (m)
Exemplu: placă de 100×100 mm, FR-4 de 4 mil între planurile GND și PWR → C_plan ≈ 3.8 nF

Deși 3.8 nF este o valoare mică în termeni absoluți, aceasta este distribuită uniform pe întreaga suprafață a plăcii și prezintă o inductanță foarte scăzută la frecvențe înalte. Pentru a maximiza capacitatea plană: utilizați prepreg de 3-4 mil între planurile GND și PWR (nu miez de peste 10 mil); maximizați suprafața de cupru suprapusă și evitați decupajele inutile în plan; și luați în considerare materiale cu capacitate încorporată cu εr ridicat ₍ cum ar fi Sanmina C-Ply) pentru plăcile cu _țintă Z sub 5 mΩ peste 100 MHz - aceste materiale pot crește capacitatea plană cu 100× față de FR-4 standard.

Metode de simulare PDN

Simularea PDN validează faptul că rețeaua proiectată atinge impedanța țintă înainte de fabricație. În practică se utilizează trei abordări, în ordinea crescătoare a preciziei:

• Model grupat bazat pe foaie de calcul: Modelează segmente PDN ca rețele RLC în serie. Rapid și identifică problemele majore de proiectare, dar ratează rezonanțele plane și efectele spațiale. Ideal pentru selecția inițială a VRM și estimarea numărului de condensatoare în vrac.
• Simulare PDN a parametrului S (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Simulare EM completă a planurilor PCB. Capturează vârfurile de rezonanță plană, nulurile de anti-rezonanță, efectul divizărilor planului și optimizarea plasării condensatoarelor. Necesar când Z_ţintă este sub 10 mΩ.
• Simulare în domeniul timpului: Folosește profiluri realiste de curent ale circuitelor integrate din modelele de putere IBIS sau forme de undă măsurate. Oferă predicții privind căderile de tensiune directe în condiții reale de comutație. Cea mai precisă metodă pentru analiza celui mai defavorabil caz de deconectare.

5. Măsurarea, validarea și întrebări frecvente despre PDN

După fabricarea PCB-ului, verificați impedanța PDN înainte de asamblarea completă a sistemului pentru a confirma că rezultatele simulării sunt obținute în hardware. Discrepanțele dintre simulare și măsurare apar cel mai frecvent din cauza modelelor inexacte ale componentelor, a inductanței parazitare nemodelate în fire de circuit sau conectori sau a rezonanțelor plane deplasate de proprietățile dielectrice reale.

Măsurare VNA cu 1 port

Măsurați S11 la pinul de alimentare al circuitului integrat cu VRM-ul și condensatoarele de decuplare ocupate, dar circuitul integrat scos. S11 se transformă în impedanță:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (impedanța portului VNA). Pentru Z < 100 mΩ, utilizați măsurarea shunt-through cu 2 porturi pentru o precizie îmbunătățită la valori scăzute ale impedanței.

Validare în domeniul timpului

Cu sistemul complet asamblat, utilizați o sondă de alimentare cu șină (lățime de bandă minimă 20 MHz, de preferință 1 GHz) la pinul de alimentare al circuitului integrat sub sarcină maximă de funcționare. Verificați: ondulația tensiunii vârf-la-vârf se încadrează în bugetul de ondulație permis; nicio cădere tranzitorie nu depășește specificația minimă a tensiunii de funcționare; și frecvența de ondulație a regulatorului de comutare este vizibilă și se încadrează în amplitudinea așteptată.

Întrebări frecvente

Ce cauzează un vârf de antirezonanță în impedanța PDN?

Un vârf de anti-rezonanță apare acolo unde impedanța unui tip de condensator (care devine inductiv peste SRF-ul său) intersectează impedanța următorului tip de condensator (încă capacitiv). Impedanțele se adună în loc să se anuleze la această intersecție, creând un vârf care poate depăși _ținta Z. Acesta poate fi suprimat utilizând condensatoare cu valori ușor diferite pentru a distribui frecvența de rezonanță, adăugând condensatoare de amortizare rezistive în paralel sau alegând tipuri de condensatoare cu ESR mai mare la frecvența de crossover.

Pot folosi sfere de ferită pentru a izola secțiuni PDN?

Perlele de ferită sunt potrivite pentru izolarea șinelor analogice sau RF sensibile de zgomotul de comutare digitală peste 10–100 MHz. Nu utilizați perle de ferită în serie cu căi de alimentare digitale de curent ridicat - impedanța lor provoacă o cădere semnificativă de tensiune sub sarcină, iar comportamentul neliniar poate cauza instabilitate VRM.

De câte faze VRM am nevoie?

O regulă generală este de 10–15 A pe fază pentru proiectele VRM FET integrate standard. Pentru o șină CPU de 60 A, utilizați 4–6 faze. Pentru șinele de accelerare GPU sau AI la 200 A+, sunt tipice 12–16 faze. Mai multe faze reduc ondulația de ieșire, permit inductoare mai mici și îmbunătățesc lățimea de bandă a răspunsului tranzitoriu cu prețul unui număr mai mare de controlere și FET-uri.

Pentru subiecte conexe legate de integritatea puterii, consultați ghidurile noastre despre plasarea condensatoarelor de decuplare , tehnicile de proiectare a planului de putere , reducerea zgomotului prin comutare simultană și proiectarea suprapunerii PCB-urilor multistrat . Highleap Electronics oferă servicii de revizuire a proiectării PDN și fabricare de PCB de mare viteză. Solicitați o ofertă pentru proiectul dvs.