Reglas de enrutamiento de PCB de 10 capas para DDR5, PCIe y diafonía

Las reglas de enrutamiento para una PCB de diez capas deben derivarse de la configuración de capas, las guías de diseño de dispositivos y el análisis de canales. No deben copiarse de una tabla genérica de valores en milésimas de pulgada. Una longitud física igual no siempre implica un retardo eléctrico igual, una regla de "5 W" no garantiza la diafonía y la generación de un protocolo no determina automáticamente un laminado o un segmento de vía residual fijo.

El objetivo de esta guía es convertir los requisitos eléctricos en restricciones de diseño que se mantengan válidas durante la fabricación. Se centra en las rutas de retorno, el enrutamiento acoplado, la temporización de la memoria, las transiciones de enlace serie, la diafonía y la transferencia al diseño para la fabricación (DFM). Los anchos y espacios finales provienen del modelo de impedancia publicado.

Congele las reglas eléctricas antes de que comience el enrutamiento.

El enrutamiento no debe comenzar con espesores dieléctricos provisionales y terminar con una solicitud para que el fabricante “ajuste la configuración de capas”. Modificar la configuración de capas altera el ancho, el espaciado entre pares, el retardo de propagación, la asignación de referencias y, en ocasiones, la capacidad de la capa. El encapsulado base debe identificar la revisión de la configuración de capas, la construcción del material, el cobre, las estructuras controladas, las reglas de temporización específicas del dispositivo y los modelos eléctricos utilizados para los canales críticos.

Utilice una jerarquía de reglas. Los requisitos específicos del dispositivo o del formato prevalecen sobre las reglas generales de la empresa; se debe documentar cualquier excepción simulada; y los mínimos de fabricación son límites, no dimensiones de enrutamiento preferidas.

Asignación de capas y continuidad de la ruta de retorno

Toda ruta de alta velocidad requiere un conductor de referencia continuo. En una configuración de apilamiento de diez capas, común y centrada en la integridad de la señal, las señales externas se referencian a planos de tierra adyacentes, y algunas señales internas se ubican entre dos planos de tierra. Esta disposición resulta útil porque la corriente de retorno puede permanecer cerca de la señal. Otras configuraciones de apilamiento también pueden funcionar, pero las reglas de diseño deben reflejar sus referencias reales.

No enrute a través de una división de referencia

Cuando una pista atraviesa un vacío o una división en su plano de referencia, la corriente de retorno se desvía alrededor de la abertura, aumentando el área del bucle y acoplándose a otras estructuras. Mover la pista a una capa con una referencia continua suele ser mejor que añadir un condensador después del diseño. Si un plano de alimentación se utiliza intencionadamente como referencia de alta frecuencia, su conexión al dominio de tierra correspondiente debe formar parte del diseño.

Los cambios de capa requieren una transición de retorno.

Una vía de señal permite el paso de la corriente directa entre capas; la corriente de retorno también necesita una ruta entre las referencias antigua y nueva. Las transiciones de tierra a tierra suelen utilizar vías de conexión cercanas. Las transiciones de alimentación a tierra pueden requerir una estructura de desacoplamiento colocada de forma que el bucle de retorno sea suficientemente pequeño en el espectro relevante. La recomendación de «una vía de tierra en un radio de 50 milésimas de pulgada» es una heurística, no una regla universal.

Capas de señal adyacentes

El enrutamiento ortogonal puede reducir el acoplamiento frontal entre capas de señal adyacentes, pero no elimina los problemas de una configuración de capas intrínsecamente deficiente. Cuando dos capas de señal se enfrentan sin plano de separación, se debe limitar la superposición, aumentar la separación y reservar el par para redes menos sensibles. Para enlaces seriales críticos, es preferible el enrutamiento con separación de planos.

Pares diferenciales: geometría, sesgo y transiciones

Un par diferencial debe mantener un entorno electromagnético consistente. El ancho, la separación entre pares, la distancia de referencia y el cobre cercano deben permanecer dentro de la estructura utilizada para el cálculo de la impedancia. Es posible que se produzcan estrechamientos en las almohadillas, pero estos deben modelarse o mantenerse dentro de una huella validada.

La asimetría intrapar es una magnitud eléctrica.

Convierta la desviación temporal permitida en longitud utilizando el retardo de propagación real en la capa enrutada. Un par que cambia de capa puede tener la misma longitud física pero un retardo diferente si las dos pistas muestrean vidrio diferente, utilizan geometrías de vía diferentes o encuentran transiciones de referencia diferentes. Para enlaces de muy alta velocidad, extraiga el retardo y la conversión de modo en lugar de confiar únicamente en la longitud de la línea central de la herramienta PCB.

Mantén las dos transiciones simétricas.

Las señales a través de pads, antipads, vías de referencia y derivaciones deben ser simétricas respecto a un espejo siempre que sea posible. Evite colocar una pista cerca de un hueco en el plano, un orificio de montaje o una característica de blindaje del conector. Si la interfaz permite la inversión de polaridad, utilícela deliberadamente en lugar de añadir un cruce largo para preservar la orientación visual.

No se requiere automáticamente la coincidencia de pares.

Muchos receptores serie desalinean los carriles, por lo que forzar que todos los pares PCIe o SerDes tengan la misma longitud física puede generar pérdidas y meandros innecesarios. Siga el requisito de desalineación entre carriles, pero priorice las bajas pérdidas, las rutas de retorno limpias y las transiciones mínimas. La desalineación dentro del par suele ser más crítica que la coincidencia de carriles no relacionados entre sí.

DDR5 y otras interfaces de memoria paralela

Las limitaciones de DDR5 dependen del encapsulado del controlador, la organización de la DRAM, la topología del módulo o de la unidad, el rango de velocidad, la carga y la terminación. La fuente correcta es la guía de diseño del fabricante del controlador y la memoria, respaldada por modelos de simulación. Una declaración genérica como "DQ debe coincidir con ±5 mil" puede resultar innecesariamente estricta o insegura para una plataforma específica.

Reglas de grupo por función

Defina grupos separados para DQ/DMI en relación con DQS, reloj diferencial, comando/dirección/control y cualquier señal específica del módulo. Utilice restricciones de retardo en picosegundos siempre que sea posible, ya que la longitud física se convierte de forma diferente en distintas capas. De esta manera, la herramienta de diseño puede aplicar un retardo específico para cada capa en lugar de asumir una constante de propagación.

La topología importa

En diseños basados ​​en módulos, las señales de comando/dirección y de reloj pueden utilizar una topología de paso directo, mientras que las señales de datos son conexiones punto a punto síncronas con la fuente dentro de un carril de bytes. Los diseños con módulos soldados, los módulos registrados y los módulos con búfer presentan diferentes configuraciones de carga y enrutamiento. No copie la topología de un módulo DIMM en un diseño con soldadura sin consultar la documentación de la plataforma.

Integridad de referencia y de potencia

La temporización de la memoria se ve afectada por el ruido del plano de referencia y la distribución de potencia, así como por la longitud de las pistas. Mantenga los carriles de bytes en un entorno de referencia estable, proporcione un tratamiento adecuado para VREF y VDDQ, y evite colocar estructuras de ajuste sobre las aberturas del plano. Simule el comportamiento de conmutación y terminación simultáneas cuando el margen de la plataforma sea limitado.

PCIe y enlaces serie de alta velocidad

Para PCIe Gen5 y posteriores, la calidad del enrutamiento está determinada principalmente por las pérdidas dependientes de la frecuencia, las discontinuidades en los conectores y las vías, la diafonía y la conversión de modos. Por lo tanto, un conjunto de reglas de diseño debe incluir más que la impedancia objetivo.

PCIe 6.0 utiliza PAM4 a 64 GT/s con la misma frecuencia de Nyquist de 16 GHz que PCIe 5.0 NRZ, pero no se trata del mismo canal con el doble de bits. El contexto de cumplimiento, ruido y FEC difiere. PCIe 7.0, a 128 GT/s, traslada la frecuencia de Nyquist a 32 GHz, lo que hace que la extracción de transiciones y la correlación de fabricación sean más exigentes.

Diafonía, espaciado y ruido del plano de referencia

La regla de 3W o 5W, frecuentemente citada, es una heurística geométrica. La diafonía también depende de la altura del dieléctrico, la longitud paralela, el tiempo de subida de la señal agresora, la estructura de referencia y si las líneas están acopladas lateralmente o en paralelo. En un dieléctrico delgado, una separación menor puede ser suficiente; en capas de señal adyacentes sin referencia, una separación mayor aún puede resultar insuficiente.

Establezca un valor objetivo de diafonía adecuado para la interfaz y utilice la extracción o una tabla de geometría validada para convertir dicho valor en espaciado. Considere la longitud total de la señal afectada y los agresores simultáneos. Las redes de reloj, estroboscópicas y de alta amplitud de oscilación de un solo extremo pueden requerir mayor aislamiento que los controles lentos no relacionados.

El ruido de plano puede acoplarse a través de la estructura de referencia incluso con un espaciado generoso entre pistas. Mantenga compactos los bucles de conmutación de alta corriente, utilice pares de planos y desacoplamiento adecuados, y evite forzar pistas sensibles a referenciar islas de alimentación fragmentadas. La diafonía y la integridad de la alimentación deben revisarse conjuntamente en procesadores de alta densidad y tarjetas aceleradoras.

Ajuste de longitud sin crear una nueva discontinuidad

Los meandros añaden retardo, pero los segmentos muy próximos entre sí se acoplan y generan menos retardo del que sugiere su longitud central. También aumentan las pérdidas y crean variaciones de impedancia local. Utilice la mayor separación posible entre segmentos de sintonización adyacentes, minimice el número de vueltas y distribuya la sintonización donde no interfiera con las rupturas ni la continuidad de la referencia.

No existe una regla universal que exija que la sintonización se realice cerca de la fuente o del receptor. La ubicación depende de la topología y del propósito de la adaptación. Para un bus síncrono fuente-receptor, sintonice dentro del grupo definido y conserve la topología. Para un par diferencial, corrija la asimetría con una característica compacta y simétrica que no genere una sección desacoplada extensa.

Las esquinas redondeadas no son obligatorias, y una sola curva de 90 grados no representa un 15 % de reflexión en todas las geometrías. Utilice enrutamiento a 45 grados o curvo para facilitar la fabricación, lograr simetría de pares y un espaciado uniforme, pero centre los esfuerzos de ingeniería en las discontinuidades más importantes, como almohadillas, vías, conectores y rupturas del plano de referencia.

Escape BGA, vías y fabricabilidad

El paso BGA por sí solo no determina si se requiere HDI. El diámetro de la almohadilla, la estrategia de máscara de soldadura, el número de filas, el mapa de pines, las capas de enrutamiento disponibles y la dirección de escape son factores importantes. Algunos dispositivos con paso de 0.5 mm pueden usar un enfoque de vía pasante o vía ciega limitada cuidadosamente diseñado; otros requieren vía en la almohadilla y múltiples capas de acumulación. Revise la distribución real del paquete en lugar de aplicar una tabla que solo considere el paso.

En la etiqueta "Via-in-pad" se debe indicar si la vía está rellena de cobre, rellena de resina y sellada, o procesada mediante otro método cualificado. Para microvías apiladas, se debe acordar la secuencia de montaje y el plan de fiabilidad. La guía HDI abarca la selección de la estructura; el diseño debe incluir zonas de captura, antipads y zonas de exclusión compatibles con la capacidad de registro del proveedor.

El enrutamiento de escape también debe preservar la continuidad de referencia. Los campos antipad densos pueden eliminar demasiado cobre plano debajo de un encapsulado, por lo que la derivación de alimentación y tierra debe revisarse como una estructura electromagnética. Agregar más vías de tierra no siempre es beneficioso si genera huecos sobredimensionados u obstruye el enrutamiento.

Revisión del enrutamiento de prefabricación

Una revisión DFM no debe modificar silenciosamente las restricciones eléctricas. Cuando CAM propone un cambio de ancho, almohadilla, antipad o apilamiento, este debe verificarse con el modelo de impedancia o canal y documentarse. Envíe el diseño final junto con el plano de fabricación y la lista de conexiones a través del proceso de revisión DFM.

Lanzamientos de conectores, límites de la placa y estructuras de prueba

Los puntos de conexión de los conectores suelen presentar discontinuidades mayores que las curvas habituales. Revise la almohadilla de señal, la almohadilla de seguridad, el patrón de pines de tierra, los recortes del plano y la transición al par enrutado como una sola estructura. Las huellas de referencia del fabricante son un punto de partida, no una garantía, ya que el grosor de la placa, la asignación de capas y las dimensiones de fabricación pueden variar. Para los conectores de alta velocidad, utilice el modelo del fabricante y extraiga el punto de conexión local de la PCB.

En los bordes de la placa, evite la terminación abrupta del plano de referencia debajo de una ruta sensible. Los contactos de borde de la tarjeta, los lanzamientos coaxiales y los conectores mezzanine pueden requerir la configuración de la tierra mediante barreras o transiciones de capa locales específicas de la interfaz. Mantenga las barreras mecánicas, las barras de chapado y las pestañas de desconexión fuera de la región de referencia eléctrica, a menos que estén incluidas en el modelo.

Acceso de prueba de diseño sin crear stubs

Las almohadillas de prueba convencionales y los puntos de prueba ramificados pueden añadir capacitancia o un segmento sin terminar. Utilice un cupón de prueba validado, acceso al conector, opción de componente extraíble o una almohadilla integrada en la ruta de transmisión principal. Coordine los requisitos de prueba en circuito con la integridad de la señal antes de completar el diseño; eliminar una rama de prueba después de la calificación también puede modificar el canal.

Documentar las excepciones intencionales

En ocasiones, los diseños densos requieren un cambio de ancho local, una transición de referencia o una modificación del espaciado. Registre la ubicación, el motivo y la aprobación de la simulación o del proveedor. Documentar una excepción es más seguro que flexibilizar la regla globalmente o confiar en que un futuro ingeniero de DFM deduzca la intención del diseño.

Límites de enrutamiento de reloj, analógico y de alimentación

No todas las redes importantes son enlaces serie diferenciales. Los relojes de referencia, las señales de reinicio, las rutas de sensores analógicos y los nodos de alimentación conmutada pueden generar o recibir interferencias. Clasifique las redes según la velocidad de flanco, la sensibilidad al ruido y el bucle de corriente, en lugar de basarse únicamente en la frecuencia nominal. Un reloj de baja frecuencia con un flanco rápido puede requerir mayor atención que una onda sinusoidal de alta frecuencia.

Relojes de referencia

Enrutar los relojes de referencia a través de un plano continuo, evitar tramos de prueba innecesarios y aislarlos de los nodos de conmutación. La topología requerida (punto a punto, búfer de distribución u otro método de distribución) viene dada por las especificaciones de la fuente y el receptor del reloj. Una configuración en estrella o en cadena no es universalmente correcta. Cuando se controlan varios receptores, simular la carga y la terminación.

Interfaces analógicas y de convertidores

Mantenga los bucles analógicos pequeños compactos y sepárelos de las corrientes de retorno digitales intensas. Dividir el plano de tierra no siempre resulta beneficioso; un plano continuo con una ubicación adecuada suele proporcionar un retorno de menor impedancia. Si los dominios analógico y digital deben unirse en un punto controlado, asegúrese de que las señales no crucen el espacio resultante y de que la estrategia de conexión se ajuste a las indicaciones del fabricante del convertidor.

Regiones de conmutación de potencia

El nodo de conmutación, el bucle de control de puerta y las rutas de corriente de alta di/dt requieren zonas de exclusión física. No se deben enrutar pares de alta velocidad bajo inductores, transformadores o cobre del nodo de conmutación. Los huecos en el plano y las zonas de exclusión deben reflejarse en la revisión de la ruta de retorno. El ancho de conducción de corriente y el rendimiento térmico deben evaluarse con los métodos IPC-2152 o mediante simulación validada, en lugar de utilizar un valor universal de densidad de corriente.

Documente estas regiones en las restricciones de diseño para que las adiciones de cobre, el robo de componentes o las características del panel no entren involuntariamente en un área sensible.

Aprobación de la regla de enrutamiento

La revisión final del enrutamiento debe comparar el diseño con la configuración de apilamiento publicada y las restricciones específicas del dispositivo, en lugar de utilizar una lista de verificación genérica de valores en milésimas de pulgada. Los grupos críticos deben verificarse utilizando modelos de retardo, pérdida y transición extraídos cuando estos efectos sean relevantes.

• Verifique que cada ruta crítica se mantenga sobre una referencia continua y que los cambios de capa proporcionen una ruta de retorno de corriente.
• Compruebe la geometría diferencial a través de estrechamientos, almohadillas, vías, conectores y estructuras de prueba, no solo en pistas rectas.
• Aplique la temporización de memoria por carril de bytes, grupo de comandos/direcciones y topología utilizando la documentación del controlador y de la memoria.
• Limita los meandros y el paralelismo basándote en el análisis de retardo y diafonía, en lugar de utilizar un multiplicador de espaciado universal.
• Confirme que el fanout BGA, los anillos anulares, las almohadillas antipad y los tramos de vías coincidan con la capacidad aprobada por el proveedor.
• Entregue el diseño final, la lista de conexiones, los datos de perforación/enrutamiento, la revisión de la configuración de apilamiento, la tabla de impedancia y el dibujo de profundidad controlada como un único paquete con control de revisiones.

Las reglas de diseño deben expresar el objetivo eléctrico y su origen. Esto permite revisar las excepciones y evita que un cambio en la fabricación invalide silenciosamente el conjunto de restricciones de enrutamiento.

Gestión de excepciones de enrutamiento

Los diseños densos inevitablemente requieren excepciones a las reglas preferidas. El objetivo no es prohibir cada reducción de ancho, transición de capa o espaciado local; sino identificar qué excepciones son eléctricamente significativas y revisarlas con el modelo adecuado.

Las excepciones deben asociarse a las redes, regiones o clases y almacenarse con el registro de revisión del diseño. Una aprobación verbal general, como «el espaciado es aceptable», no puede reproducirse durante una modificación de ingeniería o una transferencia de proveedor. El mismo principio se aplica a los diseños de referencia del proveedor del dispositivo: conservar la intención eléctrica, pero revalidar las dimensiones con respecto a la configuración de la placa finalizada.

El registro de revisión también debe identificar la versión de extracción o simulación utilizada para las excepciones críticas. Cuando una ECO mueve un componente, cambia una capa o modifica la huella de un conector, la excepción afectada puede reevaluarse en lugar de heredar una aprobación que ya no coincide con la geometría.