PCB con vías ciegas: reglas de diseño, tipos de construcción, coste y guía.

Una PCB con vía ciega es una placa de circuito impreso en la que una o más vías conectan una capa de cobre externa con una capa interna específica sin penetrar todo el espesor de la placa. El orificio comienza en la superficie y termina, precisamente, en el cobre interno objetivo, que actúa como superficie de terminación física durante la perforación láser. Esta propiedad física distingue a las PCB con vía ciega de las placas multicapa estándar de tres maneras importantes: la vía ocupa solo las capas que conecta en lugar de consumir espacio de enrutamiento en todas las capas; el diámetro de la almohadilla es menor (típicamente de 0.25 a 0.35 mm frente a 0.50 a 0.70 mm para orificios pasantes), lo que permite una geometría de ramificación que es geométricamente imposible con la perforación mecánica; y la vía no tiene un segmento de cobre sin usar debajo de la capa de salida de la señal, lo que elimina las resonancias de cuarto de onda del segmento que degradan los canales por encima de 10 Gbps. Esta guía está dirigida a ingenieros de hardware, diseñadores de PCB e ingenieros de aprovisionamiento que necesitan tomar decisiones importantes sobre las PCB con vías ciegas: si utilizarlas, qué tipo de construcción especificar, qué reglas de diseño son innegociables y qué diferencia a un fabricante competente de uno que fracasará en la producción en masa.

Obtenga un presupuesto para Blind Via PCB

Qué es una PCB con vías ciegas y qué la hace diferente.

Estructuras de tres vías en placas HDI

¿Por qué las vías ciegas aumentan la densidad de enrutamiento?

En una placa estándar de 10 capas, una vía pasante transmite una señal de L1 a L2, pero ocupa espacio en las almohadillas de las 10 capas. Cada capa que atraviesa reduce un canal de enrutamiento en cada vía del diseño. Con 200 vías pasantes en una placa densa, la penalización de enrutamiento se acumula en toda la pila de capas.

Una vía ciega de L1 a L2 utiliza solo esas dos capas. Las ocho capas restantes no tienen ninguna obstrucción de almohadilla por parte de esa vía. Combinado con el diámetro de almohadilla más pequeño (una vía ciega de 0.10 mm con una almohadilla de aterrizaje de 0.30 mm frente a una perforación de 0.30 mm con una almohadilla de 0.60 mm para una vía de señal estándar), esto es lo que hace que el fanout BGA con paso de 0.50 mm y 0.40 mm sea físicamente factible. Con esos pasos, la restricción geométrica es absoluta: el diámetro de la almohadilla más el anillo anular de una vía pasante excede el espaciado del paso, por lo que una vía ciega no es una elección de rendimiento, sino una necesidad topológica.

Definición de IPC-T-50M

Según la norma IPC-T-50M, una microvía (término utilizado en los estándares IPC para referirse a una vía ciega perforada con láser) es una estructura ciega con una relación de aspecto máxima de 1:1 y una profundidad total no superior a 0.25 mm, medida desde la lámina de captura hasta la superficie objetivo. Las estructuras que superen esta profundidad o relación de aspecto quedan fuera de la definición de microvía de IPC y requieren una evaluación de ingeniería para determinar la fiabilidad del recubrimiento. Esto no es una directriz, sino el límite que define si la química del recubrimiento de cobre puede alcanzar de forma fiable el fondo de la vía.

Tres escenarios en los que las vías ciegas son la decisión de ingeniería correcta

La mayoría de los diseños no requieren vías ciegas. La decisión debe basarse en una de tres condiciones de ingeniería específicas, no en el deseo de aumentar la complejidad de la placa ni en la percepción de que la tecnología HDI implica mayor calidad.

Escenario 1: Fuerzas de inclinación de componentes Imposibilidad geométrica

Este es el desencadenante más claro y común. Con un paso BGA de 0.65 mm, una vía pasante perforada de 0.30 mm con un anillo anular de 0.15 mm por lado requiere una almohadilla de 0.60 mm, que apenas cabe dentro del espaciado de bolas de 0.65 mm. Con un paso de 0.50 mm, la misma geometría falla: la almohadilla de 0.60 mm es mayor que el paso de 0.50 mm. Una vía ciega de 0.10 mm con una almohadilla de aterrizaje de 0.30 mm cabe dentro de 0.50 mm con margen.

Con un paso de 0.40 mm, la restricción se vuelve aún más estricta. Incluso las vías ciegas de 0.10 mm pueden requerir una configuración de vía dentro de la almohadilla (colocando la vía directamente dentro de la almohadilla de conexión BGA), ya que no existe un canal de enrutamiento entre almohadillas adyacentes para la salida convencional. Esto no es una preferencia de enrutamiento; la geometría de ramificación no tiene otra solución.

Escenario 2: La resonancia del stub de vía degrada la integridad de la señal por encima de ~10 Gbps.

Un orificio pasante que conecta L1 con L4 en una placa de 16 capas deja un segmento de cobre entre L4 y L16. Este segmento se comporta como una línea de transmisión abierta sin terminación. Su frecuencia de resonancia de cuarto de onda es:

f = c / (4 × L_stub × √ε_r)

Para un stub de 1.5 mm en FR4 (ε_r ≈ 4.3), esta resonancia se produce aproximadamente a 12 GHz. A esa frecuencia, el stub refleja la energía de la señal de vuelta al canal, creando una pérdida de inserción que puede superar los 15 dB, lo cual es catastrófico para cualquier interfaz SerDes que opere cerca o por encima de esa frecuencia. Según las especificaciones IEEE 802.3 100GBASE-CR4, la pérdida de inserción máxima a 12.5 GHz es de 1.5 dB por vía; un stub de 1.5 mm supera este valor en un orden de magnitud.

El taladrado posterior elimina la mayor parte del segmento de conexión, pero deja un segmento residual de 0.1 a 0.2 mm debido a la tolerancia de posicionamiento de la broca. Para canales de 56 Gbps PAM4 (Nyquist de 28 GHz) y superiores, este segmento residual sigue siendo eléctricamente significativo. Una vía ciega no tiene segmento de conexión por diseño; es el único método que elimina por completo la resonancia del segmento de conexión, independientemente de la frecuencia.

Para PCIe Gen 3/4 y DDR4 que operan a 8–16 Gbps, se recomienda modelar la resonancia de los stubs antes de especificar vías ciegas; la perforación posterior en una placa estándar puede ser suficiente y considerablemente menos costosa. Para SerDes de 112G, PCIe Gen 5/6 y DDR5-6400+, las vías ciegas suelen ser la solución de ingeniería correcta.

Escenario 3: La restricción de área de la placa no se puede cumplir con la multicapa estándar.

Un diseño puede enrutarse correctamente en una placa estándar de 8 capas de 110 × 85 mm, pero debe caber en una carcasa de 85 × 65 mm. La tecnología HDI con ramificación de vía ciega y vía en la almohadilla recupera el área al reducir la huella de cada vía en la almohadilla y permitir el enrutamiento de escape BGA directamente a la vía debajo de la almohadilla, eliminando por completo el canal de escape. La placa HDI cuesta más por centímetro cuadrado, pero el costo total de ensamblaje puede ser menor si la placa más pequeña reduce el costo de la carcasa, el peso o la complejidad del ensamblaje. Esta es una compensación a nivel de sistema que requiere un modelado de costos preciso, no una suposición predeterminada.

Las vías ciegas no son la opción correcta cuando: el paso BGA es ≥0.65 mm con un área de placa adecuada; las frecuencias de la señal son inferiores a 5-10 Gbps donde la resonancia del stub no es medible; el área de la placa no está restringida; o el producto está en una etapa temprana de prototipo donde se esperan revisiones de diseño y el tiempo de entrega de HDI (8-21 días en comparación con 5-7 días para multicapa estándar) ralentizará la iteración.

Reglas de diseño de vías ciegas: emparejamiento de capas, tamaño de la almohadilla, relación de aspecto y vía dentro de la almohadilla.

Emparejamiento de capas: la restricción física innegociable

Una vía ciega puede abarcar exactamente una capa dieléctrica. El láser ablaciona la capa exterior de preimpregnado y se detiene en la primera capa de cobre que encuentra; esa capa interna de cobre actúa como superficie de parada física. No es posible que una sola vía ciega conecte L1 con L3 en una estructura donde existe una capa de cobre L2 entre ellas; el cobre L2 detiene el láser antes de que alcance L3.

Este es el error de diseño HDI más costoso y no tiene una solución económica. Un diseño que especifica vías ciegas L1→L3 en una construcción de Tipo I (1+N+1) requiere un redireccionamiento completo de las capas de escape HDI cuando se detecta en la revisión DFM. La regla es sencilla de enunciar y se incumple con frecuencia: en una construcción de Tipo I, las vías ciegas conectan L1 con L2 únicamente (y se reflejan en la cara inferior como L(n)↔L(n-1)). Una conexión de dos niveles requiere una construcción de Tipo II o dos vías separadas —una L1→L2 y otra L2→L3— con una almohadilla de captura intermedia en L2.

Para conocer todos los detalles sobre por qué la secuencia de laminación crea esta restricción, consulte la guía del proceso de laminación de PCB mediante vías ciegas.

Dimensionamiento de plataformas de terreno: El error de registro es la principal limitación.

El láser se posiciona con una precisión de ±25–35 µm. El problema radica en que la almohadilla objetivo de la capa interna puede no estar donde indica el diseño. Cada ciclo de laminación introduce un error de registro XY de ±30–50 µm a medida que las capas externas se alinean con las marcas de referencia internas. En una fabricación de tipo I (dos ciclos), la incertidumbre total de la posición del centro de la vía con respecto a su almohadilla objetivo alcanza ±65–100 µm. Una almohadilla de aterrizaje dimensionada únicamente según la precisión del láser —sin tener en cuenta el registro— producirá frecuentes roturas de anillo anular durante la producción.

La columna mínima representa el límite geométrico por debajo del cual se garantiza la rotura con una variación de registro normal. La columna de seguridad para la producción es el objetivo correcto para diseños destinados a un rendimiento de fabricación superior al 97 %.

Relación de aspecto: la restricción de fiabilidad, no solo una métrica de rendimiento.

Según la norma IPC-2226, la relación de aspecto máxima recomendada para las vías ciegas es 1:1 (la profundidad dividida por el diámetro no debe exceder 1). En la práctica, los datos de fiabilidad muestran que la restricción es más estricta. Las pruebas realizadas con diferentes relaciones de aspecto demuestran que las microvías con una relación de aspecto de 0.7 superan las pruebas de vida acelerada, mientras que las microvías con una relación de aspecto de 1 fallan en pocos ciclos térmicos. El modo de fallo es la fatiga del cobre en la rodilla de la vía (la transición entre la pared del barril y la almohadilla inferior), donde se concentra la tensión por desajuste del coeficiente de dilatación térmica (CTE) durante el ciclo térmico. La vía supera la prueba eléctrica inicial a temperatura ambiente, pero falla en condiciones de funcionamiento.

La selección del preimpregnado controla directamente la relación de aspecto:

• Preimpregnado tipo 1080 con un contenido de resina del 65-70% que cura a 60-70 µm — con una vía de 0.10 mm, relación de aspecto = 0.65:1 ✓
• Preimpregnado tipo 2116 con un contenido de resina del 52–58% que cura a 110–130 µm — con una vía de 0.10 mm, relación de aspecto = 1.1–1.3:1 ✗
• El preimpregnado tipo 7628 cura a 170–200 µm; no lo utilice como dieléctrico de acumulación exterior para ninguna vía perforada con láser.

Especifique preimpregnados de tipo 1080 o 106 para todas las capas externas de HDI. Este simple cambio en la nota de fabricación corrige la mayoría de las infracciones de la relación de aspecto sin necesidad de modificar el proceso de fabricación ni aumentar el costo. Además, es fundamental para la calidad de las paredes de las vías: los preimpregnados con menor contenido de resina tienen mayor contenido de fibra de vidrio, que se ablaciona de forma no uniforme con el láser de CO₂, produciendo paredes de vías rugosas que aumentan los requisitos de limpieza y reducen la adhesión del recubrimiento.

Vía en el pad: cuándo es necesaria y cómo especificarla correctamente

La colocación de la vía ciega dentro de la almohadilla BGA o QFN se realiza directamente en la almohadilla de conexión, en lugar de junto a ella. Esto es necesario cuando el paso de la almohadilla BGA es de 0.40 mm o inferior con un alto número de E/S: el espaciado entre almohadillas es insuficiente para enrutar una vía junto a la almohadilla manteniendo la distancia mínima a las almohadillas adyacentes, lo que convierte la colocación dentro de la almohadilla en la única solución de distribución geométricamente viable.

Una conexión en almohadilla sin rellenar absorbe la soldadura durante el proceso de reflujo. La soldadura entra en el cilindro, no regresa y el resultado es una unión con soldadura deficiente, con conductividad suficiente para las pruebas de continuidad, pero con resistencia mecánica insuficiente para ciclos térmicos o vibraciones. Este tipo de fallo supera todas las inspecciones de fábrica estándar; se presenta en las devoluciones de clientes.

Las notas de fabricación para vías en almohadillas deben especificar los cuatro elementos:

• Método de llenado: Relleno de cobre galvanizado, no de epoxi ni de resina, ya que estos últimos se contraen durante el curado y dejan una depresión en la superficie de la almohadilla que afecta al volumen de la pasta y a la formación de la junta.
• Planarización: Planarización químico-mecánica (CMP) con una protuberancia de ≤15 µm por encima del cobre circundante para un paso de 0.40 mm; ≤25 µm aceptable para un paso de 0.50 mm.
• Especificación nula: Área de vacío transversal ≤10% según IPC-6012; especifique ≤8% para aplicaciones que requieran más de 500 ciclos térmicos.
• Reducción de la apertura de la plantilla: Reduzca la abertura de la plantilla de pasta en las ubicaciones de las vías en la almohadilla al 80-90% del área nominal de la almohadilla para compensar la protrusión del relleno; esto debe comunicarse al ingeniero de ensamblaje por separado, ya que no se transfiere automáticamente desde las notas de fabricación.

Selección del tipo de compilación HDI: ¿Cuál necesita realmente su diseño?

El tipo de construcción HDI debe seleccionarse antes de comenzar el diseño. Este determina qué pares de capas admiten vías ciegas, cuántos ciclos de laminación requiere la placa y cuál es su costo. Detectar una discrepancia en el tipo de construcción durante la revisión DFM (una vez finalizado el enrutamiento) requiere volver a enrutar todas las capas de escape HDI afectadas.

Lógica de selección

Comience con el paso de componente más restringido, determine el tipo de vía mínimo que permita la ramificación y verifique que todos los pares de capas críticos para la señal se puedan conectar con los pares de vías ciegas disponibles en ese tipo de construcción. No seleccione los tipos II o III de forma especulativa: cada ciclo de laminación adicional incrementa el riesgo de rendimiento y aumenta el tiempo de entrega para materiales no compresibles.

Si su diseño tiene un BGA con paso de 0.50 mm que solo requiere vías ciegas L1→L2 para la salida, y el enrutamiento interno se completa en un núcleo estándar, el Tipo I es suficiente y la opción económica correcta. Si ese mismo diseño tiene un BGA con paso de 0.40 mm donde las vías en la almohadilla son obligatorias y una señal crítica debe transitar directamente desde la superficie superior a L3, se requiere el Tipo II; y descubrir esto durante la finalización del diseño en lugar de antes de comenzar es el error.

Microvías apiladas frente a microvías escalonadas: datos de fiabilidad y ventajas e inconvenientes de diseño.

Cuando una ruta de señal debe atravesar dos capas dieléctricas de acumulación, por ejemplo, de L1 a L3 en una construcción de tipo II, las dos vías que conectan L1→L2 y L2→L3 pueden estar escalonadas o apiladas.

Disposición escalonada: Las dos vías están desplazadas horizontalmente ≥0.20 mm de centro a centro. Cada una se apoya en su propia almohadilla de captura. La almohadilla intermedia (L2) debe dimensionarse para alojar tanto el anillo anular de la vía superior como la pista de enrutamiento que conecta con la vía inferior. No se requiere relleno de cobre. Esta es la opción predeterminada: menor costo, mayor confiabilidad y fabricación más sencilla.

Apilado: Ambas vías comparten las mismas coordenadas X/Y. La vía inferior (L2→L3) debe rellenarse con cobre y planarizarse mediante CMP antes de laminar la estructura superior, ya que la vía superior (L1→L2) se perfora directamente sobre la superficie de relleno planarizada. Esto solo es necesario en matrices de escape BGA extremadamente densas donde no es posible un desplazamiento horizontal de 0.20 mm desde el punto de vista geométrico.

Los datos recopilados hasta el momento sugieren que las microvías apiladas de 3 o más capas tienen muchas más probabilidades de sufrir fallos que las estructuras de vías escalonadas. En el caso de las vías apiladas de dos niveles, la fiabilidad depende fundamentalmente de la calidad del relleno.

La especificación de los huecos es importante porque concentran la tensión térmica en el límite del hueco durante el ciclo. Una vía apilada con un área de sección transversal de huecos del 20 % fallará en una fracción de los ciclos de una estructura escalonada equivalente, y la falla pasa la prueba eléctrica inicial. Siempre verifique con el fabricante que utilicen una química de galvanoplastia pulsada ascendente (no galvanoplastia conformada estándar) para el relleno de las vías. La galvanoplastia conformada estándar cierra la abertura de la vía antes de rellenar el centro, produciendo huecos del 20 al 40 % de forma rutinaria. La química ascendente rellena desde la almohadilla de tope hacia arriba, logrando consistentemente ≤8 %.

Antes de optar por vías apiladas, primero diseñe el circuito con vías escalonadas. Muchos diseños que se supone que requieren vías apiladas pueden lograr una configuración escalonada con un área de ramificación adicional del 5 al 8 %. La diferencia en costo, confiabilidad y riesgo de fabricación es sustancial.

Costo de PCB con vías ciegas: factores determinantes, multiplicadores y lo que los diseñadores pueden controlar.

¿Por qué el sobrecoste es mayor de lo que implica el número de capas?

El sobrecoste de una PCB con vías ciegas se debe a la complejidad del proceso y al riesgo de fallos acumulativos, no al coste del material. Cada ciclo de laminación añade entre 8 y 12 horas de tiempo de proceso no compresible (ciclo de prensado, curado y enfriamiento controlado), además de la inspección entre ciclos, la verificación del registro y la posibilidad de desechar el panel en cualquier momento. Una fabricación de tipo III con cuatro ciclos de laminación no cuesta cuatro veces más que una placa estándar de un solo ciclo; cuesta más porque cada ciclo conlleva una probabilidad de fallo del proceso del 1 al 3 %, y estas probabilidades se acumulan: a lo largo de cuatro ciclos, la probabilidad de que se produzca al menos un fallo a nivel de ciclo se aproxima al 4-12 %.

Tres costos de proceso representan entre el 50% y el 65% del costo unitario total adicional:

• Ciclos de laminación: El tiempo mínimo de procesamiento sin compresión por ciclo es de 8 a 12 horas. Un proceso de fabricación de tipo III de cuatro ciclos requiere un mínimo de 32 a 48 horas de laminación antes de cualquier perforación, recubrimiento o impresión. Aquí es donde se originan tanto el tiempo de entrega como el costo.
• Perforación láser: El costo de instalación por panel oscila entre $80 y $250, independientemente del número de vías, más $0.008–0.025/vía para CO₂ o $0.015–0.040/vía para láser UV. En un panel con 600 vías ciegas, solo la perforación añade entre $35 y $75 por panel.
• Relleno de cobre y planarización CMP: Requerido para vías apiladas y vías en almohadilla. El relleno añade entre 0.05 y 0.15 $/vía; la planarización CMP añade entre 1.50 y 5.00 $/panel. Para un diseño de 600 vías que utilice vías apiladas en lugar de escalonadas, esta diferencia por sí sola puede alcanzar entre 30 y 95 $/placa.

Cuatro decisiones de diseño que reducen costes sin comprometer el rendimiento.

• Utilice el tipo HDI más bajo que permita su enrutamiento. El cambio de tipo I a tipo III supone un incremento de coste de 2 a 3 veces respecto a la prima HDI, sin contar la perforación y el relleno láser. Si todo el fanout BGA se logra mediante conexiones L1→L2, el tipo I es suficiente.
• Especifique microvías escalonadas siempre que el enrutamiento lo permita. El proceso escalonado elimina por completo el ciclo de relleno de cobre y el CMP. Con 600 vías por panel, esto supone una diferencia de entre 30 y 95 dólares en el coste de procesamiento por placa, con una mayor fiabilidad.
• Utilice vías de 0.15 mm en lugar de 0.10 mm siempre que el paso lo permita. Con un paso BGA de 0.50 mm, las vías de 0.15 mm son geométricamente viables y cuestan un 40 % menos por vía en la perforación, con un rendimiento superior al 99 % frente al 97-98 % de las de 0.10 mm, y presentan relaciones de aspecto intrínsecamente mejores. Sin compromisos eléctricos.
• Especifique preimpregnado 1080 en capas de construcción HDI. El preimpregnado 1080 con un espesor curado de 65–70 µm reduce la relación de aspecto de 1.1–1.3:1 (preimpregnado 2116) a 0.65:1, lo que mejora el rendimiento en la primera pasada, reduce el costo de perforación y aumenta la confiabilidad en campo. El costo del material es equivalente.

Evaluación de un fabricante de PCB con vías ciegas: las preguntas que revelan su capacidad.

Preguntas sobre la capacidad del proceso

La fabricación de vías ciegas HDI requiere equipos especializados y una disciplina de procesos que muchos fabricantes de PCB no poseen realmente. Estas cuestiones distinguen a los talleres con verdadera capacidad de aquellos que tendrán dificultades para producir en grandes volúmenes:

• “¿Qué tipos de HDI fabrican internamente y cuál es el número de ciclos de laminación para cada uno?” Un fabricante competente especifica los tipos I, II, III y cualquier capa, junto con el número de ciclos de producción. Una respuesta vaga —como «fabricamos HDI» o «soportamos vías ciegas»— sin detalles sobre el proceso indica que probablemente subcontratan la fabricación de componentes complejos o que tienen poca experiencia con componentes de más de tipo I.
• “¿Cuál es el diámetro mínimo de la persiana terminada que se puede procesar con láser de CO₂ y UV por separado?” La capacidad de producción estándar es de 0.10 mm de CO₂. Un láser UV de 0.075 mm indica un equipo más avanzado. Cualquier valor inferior a 0.075 mm debe verificarse con datos de sección transversal, ya que se trata de una capacidad especializada que pocos talleres mantienen de forma fiable en la producción.
• “¿Cuál es la precisión de registro típica entre capas después del segundo ciclo de laminación?” El valor de referencia es que ±35–50 µm representa una capacidad estándar sólida. ±25–30 µm es un nivel avanzado. Un fabricante que no pueda responder a esta pregunta numéricamente no dispone del control de procesos necesario para mantener de forma fiable las almohadillas de 0.30 mm sobre vías ciegas de 0.10 mm en producción.
• “¿Qué porcentaje de vacío mantiene en las vías apiladas rellenas de cobre y qué composición química de relleno utiliza?” Respuesta correcta: ≤10 % de porosidad según IPC-6012, con el objetivo de ≤8 %, utilizando una técnica de galvanoplastia por pulsos ascendente. Un taller que utilice galvanoplastia conformada estándar para el relleno producirá porosidades del 20 al 40 %, que, si bien cumplen con los requisitos estructurales a simple vista, resultan poco fiables en ciclos térmicos.
• “¿Cómo se gestionan las violaciones ciegas por pares de capas en la revisión DFM?” Un taller riguroso detecta pares de vías específicos con coordenadas, identifica el tipo de compilación necesario para resolver la infracción y se lo comunica al diseñador en un plazo de 24 horas. Un taller que envía a producción diseños con pares de vías imposibles, o que resuelve las infracciones sustituyendo el tipo de compilación sin previo aviso, genera fallos en el campo.

Requisitos de documentación para programas de producción

Para cualquier programa de circuitos impresos con vías ciegas que supere las cantidades de prototipos, se requieren los siguientes entregables estándar:

• Registros de inspección entre ciclos: medición de registro de rayos X y mapeo del espesor del panel entre cada ciclo de laminación, no sobre una base de muestreo, sino en el 100% de los paneles.
• Informes de cupones de impedancia TDR: valores de impedancia medidos específicos del lote con registros de forma de onda, no documentación promedio del proceso.
• Sección transversal del primer artículo: sección transversal microscópica de vías ciegas representativas que verifica el espesor del recubrimiento de cobre en la rodilla de la vía (IPC-6012 Clase 3 mínimo: 12 µm), el porcentaje de vacío y el registro de la almohadilla de captura.
• Trazabilidad del lote de material: lote de preimpregnado, lote de lámina de cobre y lote de núcleo laminado vinculados al registro de producción para el análisis de fallas en campo.

Capacidad de Highleap para circuitos impresos con vías ciegas

Highleap Electronics fabrica placas de circuito impreso con vías ciegas desde el tipo I hasta el tipo III y HDI de cualquier capa con las siguientes métricas de producción verificadas:

• Sistemas láser: CO₂ (diámetro final mínimo de 0.10 mm, FR4 y laminados estándar); UV (0.075 mm mínimo, un laminado especial de baja pérdida, PTFE, compatible con Megtron 6/7)
• A través de relleno: Química de galvanoplastia por pulsos ascendente; especificación de vacío ≤8%; planarización CMP con protrusión superficial de ≤15 µm.
• Registración: ±35 µm típico entre capas después del segundo ciclo de laminación; verificación del registro por rayos X al 100 % en todos los paneles entre ciclos.
• DFM: Verificación ciega mediante pares de capas y comprobación de la relación de aspecto en cada cotización HDI: los pares de capas imposibles se devuelven con instrucciones correctivas específicas en un plazo de 24 horas.
• Documentación: Informes de cupones TDR por lote, registros de inspección entre ciclos y trazabilidad de lotes de material como entregables de envío estándar.
• Desarrollar capacidad: Tipo I a Tipo III; HDI de cualquier capa hasta 4 capas de acumulación por cara; híbridos HDI rígido-flexibles

Para conocer el proceso completo de laminación secuencial, incluidos los parámetros del ciclo de prensado, el protocolo de inspección entre ciclos, las causas raíz de los defectos y los datos de rendimiento por tipo de construcción, consulte la guía de laminación de PCB con vías ciegas y prevención de defectos.

Obtenga un presupuesto para su persiana mediante PCB.