28層基板設計ガイド：積層構造、材料、および28Gbps信号完全性

28層基板設計は、配線密度の最大化と製造の複雑さが両立する設計です。複雑なシステムに必要な信号層数を24層では収容できない場合、電力供給に低層数では対応できない専用プレーンが必要な場合、またはAIプロセッサ、ネットワークスイッチASIC、高度なFPGAなどのコンポーネント密度が高く、すべての信号を制御されたインピーダンスで配線できる基板が必要な場合に選択されます。このガイドは、実際に28層基板設計に取り組む設計エンジニアと調達マネージャー向けに作成されており、28層基板メーカーが仕様どおりに設計を製造できるかどうかを決定する際の重要なポイントを解説しています。

1. 28レイヤーが適切なレイヤー数となるのはどのような場合ですか？

1.1 28層構成の決定を左右するルーティング密度要件

28層を使用するという決定は、めったに恣意的に行われるものではありません。通常は、構造化された層数分析に基づいて行われます。これは、配線密度推定（総ネット長を層あたりの利用可能な配線面積で割った値）によって、必要な配線幅と間隔で24層では信号数を収容できないことが示される場合です。一般的なトリガーは次のとおりです。

• 2,500ピンを超える0.8mmまたは1.0mmピッチのBGAパッケージで、エスケープルーティングにパッケージ片面あたり複数の信号層が必要な場合
• 総I/O数が24層のルーティング容量を超えるマルチチップパッケージ（MCMまたは2.5Dインターポーザ構成）
• 高速シリアルリンクは、28Gbps以上の速度で64ペア以上の差動ペアで構成され、各ペアは全長にわたって上下に基準プレーンを設けて配線する必要があります。
• 6～8を超える複雑さを持つ電源ドメインでは、共有プレーンノイズ結合を回避するために、複数の電圧レール専用のプレーンが必要となる。

もしあなたの設計がこれらの基準のうち少なくとも2つを満たしていない場合は、28層の金型製作と製造コストに踏み切る前に、24層の代替案について体系的なレビューを行う価値があります。

1.2 28層構造が24層および32層構造よりも優れている点

28層構造は、24層構造に比べて4つのルーティング層またはプレーン層を追加しつつ、より幅広いサプライヤーが対応可能なシーケンシャルラミネーションの範囲内に収まります（通常、30層以上の場合に必要な3～4回のラミネーションサイクルに対し、2～3回のラミネーションサイクル）。32層構造と比較すると、28層構造は材料コストが大幅に低く（プリプレグ層とコア層が少ない）、シーケンシャルラミネーション時間が短縮され、製造歩留まりが向上します。同時に、400Gネットワ​​ーク、AI推論、および高度なFPGAプラットフォーム設計の大部分の要件を満たします。シーケンシャルラミネーションの背後にあるPCB製造ワークフロー全体を理解することで、RFQを発行する前に、現実的なリードタイムとコストの期待値を設定するのに役立ちます。

2. 28層高速設計における積層構造計画

2.1 レイヤー割り当ての原則

綿密に計画された28層スタックアップは、確立された信号完全性原則に従っており、層数が増えるにつれてその重要性は低下するのではなく、むしろ高まる。

• すべての高速信号層は、すぐ隣に連続した参照面を持たなければならない。 28層構造なので、プレーン層は十分に確保されています。これらのプレーン層を利用して、重要な信号グループごとにストリップライン環境を構築してください。外層におけるマイクロストリップ配線は、インピーダンス制御の要件が二次的な信号に限定して使用してください。
• ボードの中央面を中心として対称性を維持する。 非対称な積層構造（中心の両側で銅箔の厚み、誘電体層の厚さ、信号層とプレーン層の数が異なる）は、積層および熱サイクル中に基板全体に正味の曲げモーメントを発生させます。28層で完成厚さが3.0～3.6mmの場合、非対称な積層構造による反りは修正が難しく、組み立て不良の原因となる可能性があります。IPCクラス3では、反りとねじれが0.5%以下であることが求められます。
• 電源プレーンは電圧領域ごとにグループ化し、可能な限り信号層をその間に配置する。 2つの信号層の間にあるプレーンペア（電源＋グランド）は、ループインダクタンスが非常に短いデカップリングコンデンサとして機能し、PDN（電源分配ネットワーク）の大きな利点となります。この形状を最もノイズの多い電源領域に適用できるように、スタックアップを設計してください。

28層の超微細ピッチBGAエスケープルーティングでは、HDIビア構造（積層マイクロビアやビアインパッド）が頻繁に必要となります。そのためには、層数を提示できるだけでなく、稼働中のシーケンシャルラミネーションラインと専用のレーザー穴あけ設備を備えたメーカーが求められます。

2.2 誘電体膜厚とインピーダンス目標値

28層の場合、信号層とその基準面間の誘電体層の厚さは、内側ストリップライン層で通常75～150 µmの範囲になります。これにより配線幅が決まります。例えば、Er = 3.7 (Isola 370HR) の100 µmの誘電体上に50 Ωのシングルエンド配線を敷設した場合、幅は約170～180 µmとなり、これは最新のインピーダンス制御型PCB製造で対応可能です。100 Ωの差動ペアの場合、配線幅と間隔の組み合わせは、オンライン計算機で近似するのではなく、実際の積層構造を使用してメーカーのフィールドソルバーで特性評価する必要があります。

誘電体を薄くする（75 µm以下）ことで、差動ペア間の結合を強化し、高速ノードにおける寄生容量を低減できますが、誘電体の厚さ公差（積層後の公称値の±10%がIPCクラス3の要件）を維持できる実績のあるメーカーが必要です。公称値75 µmの場合、±10%は±7.5 µmを意味し、メーカーは材料の組み合わせと積層レシピごとにプリプレグ樹脂の流れを正確に特性評価する必要があります。

3. 28Gbps以上における信号完全性

3.1 28層基板の挿入損失バジェット

28 Gbps以上のSerDesリンクが要求する高周波信号性能を実現するには、積層構造が確定する前に、材料の慎重な選択と銅箔の仕様決定が必要です。300 mm基板の内側ストリップライン層を通過する28 Gbps NRZ信号（基本周波数14 GHz）は、導体損失、誘電損失、およびビア損失を受けます。標準的な銅箔を使用したIsola 370HRを用いた一般的な28層基板では、次のようになります。

• 導体損失（標準ED銅）：14GHzで約0.18～0.22dB/cm
• 誘電損失（10 GHzでDf = 0.021）：14 GHzで約0.12～0.15 dB/cm
• 300 mmにおける合成チャネル損失：9～11 dB（ビア寄与前）

このバジェットは、イコライゼーションなしの28Gbps NRZではぎりぎりです。より低い損失が求められる設計、または損失バジェットがより厳しい56Gbps（28ギガボー）のPAM4信号伝送の場合、VLP銅を使用したパナソニックのMegtron 6（Df = 0.002）は、同じチャネル長で合成損失を約5～6dBに低減し、イコライゼーションとシステムの信頼性に十分な余裕をもたらします。

実務上の意味合いとしては、28Gbps以上の28層設計における材料選択は、二次的な決定事項ではない。設計プロセスの早い段階で、レイアウト前のシミュレーションで測定したチャネル損失バジェットに基づいて決定し、製造業者を選定する前に確定させるべきである。なぜなら、すべての28層製造業者がMegtron 6を在庫している、あるいは定期的に加工できるとは限らないからである。

3.2 28層におけるビアの不連続性とバックドリル加工

28層基板において、基板厚のごく一部しか使用されていないスルービアは、信号帯域幅内で共振するスタブを残します。例えば、ビアが1層目から14層目までしか接続していない、仕上がり厚さ3.2mmの28層基板の場合、未使用のスタブは約1.6mmとなり、約30GHzで共振します。エネルギーが14GHzまでの28Gbps NRZ信号の場合、この共振は高調波境界に位置し、56Gbps信号の場合は帯域内となります。

バックドリル加工では、未使用のビアスタブを除去し、通常0.25 mm以下の制御された残部を残します。この工程では、Z軸精度±50～75 µmの深さ制御式機械ドリルと、各基板厚に合わせて調整された寸法補正モデルが必要です。メーカーの最新生産品からバックドリル加工されたビアの断面写真をご請求ください。断面写真ではスタブ残部の長さが直接確認でき、バックドリル加工能力を最も確実に検証できます。

4. 28層基板における電力供給ネットワークアーキテクチャ

4.1 プレーン数と電力ドメイン分離

28層設計では、通常、10～14層をプレーン（電源とグランドを合わせたもの）に、14～18層を信号配線に割り当てます。このプレーン密度により、真の電源ドメイン分離が可能になります。コア電圧、I/O電圧、アナログ電源、DDR終端電圧、補助レールそれぞれに専用のプレーンが設けられ、それぞれに独自の帰還経路とデカップリング戦略が適用されます。これに対し、共有プレーンと分割された銅箔パターンを用いると、電源ドメイン間に高周波結合が生じ、モデリングが困難で、既存のレイアウトでは除去が難しくなります。

AIデータセンターボードやハイエンドネットワークプラットフォームなど、1V以下のコア電圧で数十アンペアの電流をミリボルトレベルのリプルで供給する必要がある場合、PDN設計はスタックアップと共同で設計されます。コア電圧用に選択されたプレーンペアは、配置を開始する前に特定する必要があり、信号ルーティングが完了した後に残ったレイヤーに割り当てるべきではありません。

4.2 デカップリングコンデンサの配置とビアスタブの影響

基板表面に配置されたデカップリングコンデンサは、ビア構造を介して電源プレーンとグランドプレーンに接続する必要があります。各ビアはインダクタンスを発生させ、3.2 mm厚の基板を貫通する標準的なビアの場合、インダクタンスは約0.5～1.0 nHになります。28層基板では、電源プレーンが積層構造の奥深くに位置する場合があるため、表面実装されたデカップリングコンデンサから該当する電源プレーンまでのビアインダクタンスが大きくなり、100～200 MHzを超える周波数ではコンデンサの有効性が低下する可能性があります。このビアインダクタンスを最小限に抑えるには、ビアアレイ（複数のビアを並列接続）を使用し、デカップリングコンデンサを、接続先の部品に最も近い層に配置する必要があります。28層基板の場合、これは多くの場合、中間積層段階で積層構造に埋め込むことを意味します。

5. SI要件を製造仕様に変換する

5.1 明示的に記述しなければならない仕様要素

ガーバーデータと層数のみを指定したパネル化された28層基板の注文は、製造仕様書とはみなされません。以下の要素は、書面で明示的に記載する必要があります。

• ラミネート材は、メーカー、グレード、およびIPC-4101スラッシュシート指定（例：「Isola 370HR、/126」）で指定してください。
• 銅箔の種類と重量を層ごとまたは層グループごとに指定（例：「VLP銅箔、内側信号層L3～L26に0.5オンス」）
• ネットクラス、レイヤー割り当て、許容誤差を含む制御インピーダンス目標（例：「100Ω差動、L5/L6ペア、±5%」）
• バックドリル要件：ビアグループ、ドリル方向、最大スタブ長
• IPCクラス：明示的に「IPC-6012クラス3」と記載してください。省略しないでください。
• 表面仕上げと厚さの指定（例：「ENIG、金2μin以上／ニッケル150μin以上」）
• 試験要件：100％フライングプローブまたは治具の電気試験、パネルごとのTDRインピーダンスクーポン試験

5.2 サプライヤー認定イベントとしてのDFMレビュー

製造承認前に、製造業者にDFMレビュー結果の提出を求めてください。有能な28層基板製造業者であれば、高アスペクト比ビアにおける環状リング違反、バックドリルクリアランスの競合、反りを予測させる銅バランスの問題、薄い誘電体ターゲットにおけるプリプレグ選択の問題など、実際の問題点を指摘してくれるはずです。複雑な28層基板設計に対して何のコメントも付かないDFMレビュー結果を提出する製造業者は、ファイルをレビューしていないか、レビューできるエンジニアがいないかのどちらかです。どちらの場合も、そのサプライヤーは不適格と判断すべきです。

6. 28層基板サプライヤーの評価：重要な証拠

6.1 サプライヤー証拠マトリックス

6.2 サプライヤー評価における危険信号

• サプライヤーは過去90日間の28層製造の断面画像を提供できないため、28層製造は現在行われていないことを示しています。
• インピーダンスCpkデータが入手できないか、Cpkが1.33未満であることを示している場合、±5%の許容範囲に対するプロセス制御が不十分であることを示します。
• サプライヤーはインピーダンス計算にフィールドソルバー（Polar SI、iCD、または同等のもの）を使用していません。これは、トレース幅がモデル化ではなく推定されていることを示しています。
• 複雑な28層設計のDFMレビューの所要時間が4時間未満であるということは、ファイルがエンジニアによってレビューされていないことを示している。
• 供給業者が高アスペクト比ビアに使用されるめっき化学を特定できないことは、クラス3めっき要件に関する知識不足を示している。

28層基板プロジェクトについて話し合う

7．リードタイム、コスト要因、および試作品から量産への移行

7.1 28層基板プロトタイプの現実的なリードタイム

認定メーカーによる28層プロトタイプの製作には、DFM承認から納品まで15～25営業日かかります。リードタイムは、連続的なラミネーション工程（各サイクルでは、次のサイクルが始まる前にプレス時間、硬化時間、寸法測定が必要）とめっき工程（高アスペクト比ビア用のPPRめっきは、DCめっきに比べて長いめっき時間が必要）によって大きく左右されます。28層プロトタイプを5～7日で納品できると主張するサプライヤーには、その期間内に3回のラミネーションサイクルをどのように完了させるのか具体的に尋ねるべきです。物理的に考えてもそれは不可能です。

50～500枚の基板を生産する場合、認定サプライヤーではリードタイムは通常20～30営業日ですが、最も一般的な変動要因は材料の入手可能性です。標準厚さのIsola 370HRとMegtron 6を在庫しているサプライヤーであれば、DFMが承認されたその日から生産を開始できます。一方、注文ごとに材料を発注するサプライヤーでは、注文ごとに1～3週間余計に時間がかかります。

7.2 28層基板のコスト構造

28層基板における主なコスト要因（影響度順）：

• 材料費： 基板総コストの30～40%を占める。Megtron 6は、単位面積あたりIsola 370HRの4～6倍のコストがかかる。このコスト差は、SI分析によって正当化される必要があり、「より良い材料の方が優れている」という前提で安易に適用すべきではない。
• 連続ラミネート加工の作業時間と印刷時間： 積層工程を重ねるごとに直接コストが増加し、リードタイムも長くなります。3工程ではなく2工程で製造できる設計は大幅にコスト削減につながります。設計の初期段階で積層構造を決定することが、コストに大きな影響を与えるのです。
• バックドリル： ドリル加工が必要なビアグループごとにコストが増加し、サイクルタイムも長くなります。バックドリル加工は選択的に適用する必要があり、スタブ共振が信号帯域幅内に収まるビアグループにのみ適用し、すべてのスルービアに一律に適用すべきではありません。
• 表面仕上げ： ENIGは28層基板の価格に対して最小限のコスト増にとどまります。ワイヤボンディング用途や金メッキ端子が必要な場合は、ENEPIGの方がコストが高くなります。必要なものを明記してください。用途の妥当性を示すことなく、最も高価な仕上げを安易に選択しないでください。

7.3 試作品から製品化への移行の管理

成功したプロトタイプと再現可能な生産との間のギャップこそが、ほとんどの28層プログラムが問題に直面する点です。プロトタイプは特別なエンジニアリング上の配慮をもって構築されましたが、生産ロットは標準的なプロセスフローでバッチモードで実行されます。生産品質を保護するために：

• 試作品だけでなく、量産前ロットからもインピーダンスCpkデータを要求してください。
• 生産開始前に、承認されたラミネートロットの供給元、めっきパラメータ、およびラミネートプロファイルを定義するプロセスロック契約を締結する。
• 指定 100%電気テスト — フライングプローブまたは固定具 — は、購入仕様書における契約上の要件として規定され、製造業者の裁量に委ねられる要求ではない。
• 整列 PCBアセンブリ 製造公差に関する要件を早期に把握する：表面仕上げの選択、ビア充填仕様、基板の平坦度は、後工程のSMT歩留まりに直接影響するため、これらのパラメータは最初の生産ロットがリリースされる前に、製造チームと組立チームの間で確認する必要がある。
• 最初の生産ロットの前に、品質契約書に是正措置手順を明記する。最初の不具合が発生した後ではなく。