高速PCBレイアウトのための差動ペア配線

イントロダクション

差動ペア配線は、高速PCBレイアウト設計における基本的な技術であり、3つの相補的な信号トレースを用いて、優れたノイズ耐性と信号整合性を維持しながらデータを伝送します。現代の電子システムでは、USB XNUMX.x、PCIe、HDMI、イーサネット、DDRメモリ、SerDesアプリケーションなどの高速インターフェースに差動ペアは不可欠です。

適切な差動ペア配線は、信号完全性（SI）と電磁干渉（EMI）制御の両方に直接影響を与えるため、データレートが100MHzを超え、エッジレートがますます厳しくなる高速PCB設計において、非常に重要な考慮事項となります。

差動ペア配線の基礎

差動ペアとは何ですか?

差動ペアは、相補的な信号を伝送する2つの信号トレース（正と負）で構成され、これらが連携して単一の論理信号を伝送します。受信回路は、どちらかのトレースのグランドに対する絶対電圧ではなく、これら2つのトレース間の電圧差を解釈します。

この差動信号方式は、両方のトレースに等しく影響を及ぼす共通モードノイズ、電源変動、電磁干渉に対する固有の耐性を提供します。

高速PCBレイアウトにおいて差動ペアが重要な理由

高速回路基板アプリケーションにおいて、差動ペアはシングルエンド信号方式に比べていくつかの利点があります。コモンモード干渉を除去することでノイズ耐性が向上し、電流の流れを平衡化することで電磁波放射が低減され、信号品質の向上により高速データ伝送が可能になります。

差動構造により、適切なノイズマージンを維持しながら電圧振幅を低く抑えることができ、消費電力の削減とシステム信頼性の向上に貢献します。

差動ペア配線における重要な設計上の考慮事項

トレース間隔と結合

差動ペアのトレース間隔は、結合強度と差動インピーダンス特性を決定します。広く受け入れられている3Wルールでは、クロストークを最小限に抑えるために、差動ペアと隣接信号間のトレース幅のXNUMX倍以上の間隔を維持することが推奨されています。しかし、差動ペア自体では、バランスの取れた伝播とコモンモードノイズ除去性能の向上を確保するために、密結合が望ましいとされています。

このページは差動信号の配線ガイドです。製品リリースおよび製造に関する注意事項については、「高速PCB設計」を参照してください。インピーダンス理論と実際のマッチングについては、 「高速PCB設計におけるインピーダンスマッチング」を参照してください。より包括的な概要については、「高速PCB概要」から始めてください。

ペア間の間隔は、目標とする差動インピーダンスとスタックアップの制約に応じて、通常0.1mmから0.2mmの範囲です。間隔が狭くなると結合度は高まりますが、製造上の問題が生じる可能性があります。一方、間隔が広すぎると結合効率が低下し、外部干渉の影響を受けやすくなります。

インピーダンス制御

差動インピーダンス制御には、配線形状、積層構造設計、および高速PCB材料の選定における精密な管理が不可欠です。目標とする差動インピーダンスは一般的に85Ω～100Ωの範囲であり、多くの高速インターフェースでは90Ωが標準となっています。差動インピーダンスの計算には、配線幅、配線間隔、誘電体層の厚さ、および基板材料の比誘電率が考慮されます。

高速プリント基板における最新のインピーダンス制御には、誘電体層の厚さと材料の選択を厳密に管理した、綿密な積層構造設計が不可欠です。信号帯域幅全体にわたって一貫したインピーダンス特性を維持するためには、周波数範囲全体にわたって誘電率が安定した低損失誘電体材料が欠かせません。

長さのマッチング

長さのマッチングにより、差動信号ペアの時間的な整合が確保され、スキューによる信号劣化を防止します。長さの不一致の許容範囲は、信号の立ち上がり時間とシステムのタイミングバジェットに依存し、通常、アグレッシブな高速設計では±5ミル、より緩やかなアプリケーションでは±10ミルの範囲となります。

正確な長さ調整には、蛇行したチューニングセクションを含む戦略的な配線技術が必要です。これらのセクションは、クロストークを最小限に抑えるため、できれば敏感なアナログ回路から離れた場所に配置する必要があります。チューニングセクションは、必要な長さ調整を実現しながら、差動インピーダンス特性を維持する必要があります。

差動ペアにおけるビアの使用

ビアはインピーダンスの不連続性と寄生効果をもたらし、差動ペア配線におけるシグナルインテグリティを低下させる可能性があります。各ビアは容量性負荷と誘導性寄生素子を呈し、信号伝播とインピーダンス整合に影響を与えます。戦略的な層計画によってビア数を最小限に抑え、必要に応じてブラインドビアまたはベリードビアを活用することで、シグナルインテグリティを維持できます。

ビアが避けられない場合は、ビア ステッチング技術を実装し、差動ペアの両方のトレースに対して対称的なビア配置を維持すると、信号バランスが維持され、差動モードと共通モード間のモード変換が減少します。

差動ペア配線のSIおよびEMIへの影響

信号整合性の改善

適切な差動ペア配線は、高い信号品質を維持する上で重要な役割を果たします。差動信号のバランスの取れた構造は、反射、クロストーク、タイミングスキューといった一般的な問題を軽減するとともに、シングルエンド信号に比べて優れたノイズ耐性も提供します。

• ノイズ耐性: 差動信号は電源ノイズとグランドバウンスを除去します。
• 制御インピーダンス: タイトカップリングにより、一貫したインピーダンスが維持され、歪みが最小限に抑えられます。
• 下側スキュー: 等長ルーティングにより、信号間のタイミングの不一致が減少します。
• SSNへの耐性: 差動ペアは、同時スイッチング ノイズやシステム レベルの干渉に対して優れた性能を発揮します。

要約すると、適切に設計された差動ペアは、信頼性の高い高速システムに不可欠な、予測可能で歪みのない伝送を保証します。

電磁干渉を最小限に抑える

バランス型差動ペアは、各トレースに流れる等しく逆向きの電流が電磁場を自然に打ち消すため、EMIの低減にも役立ちます。この設計アプローチは、高速PCBにおいて堅牢なEMCコンプライアンスを実現するための基礎となります。

• フィールドキャンセル: 反対方向の電流が流れることで、放射と伝導の両方の放出が低減されます。
• グランドプレーン設計: 差動ペアの下の連続した接地により、安定したリターン パスが提供されます。
• 分割を回避する: 予期しない放射源を減らすために、平面分割を越えたルーティングを防止します。
• 予測可能な EMC 動作: 適切なリターンパス管理により、意図しない排出を最小限に抑えることができます。

つまり、差動ペア ルーティングは電磁放射を削減するだけでなく、現代の電子機器の EMC 要件への準拠も保証します。

差動ペアルーティングのベストプラクティス

差動ペア ルーティングを効果的に実装するには、構造化された一連の原則に従う必要があります。

1. フロアプランニングの早い段階で計画を立てる

• レイアウトの開始時に差動ペアのルーティング経路を定義します。
• クロック ラインや電源スイッチング領域などの高ノイズ ソースからペアを遠ざけてください。

2. トレースジオメトリの一貫性を維持する

• 均一なトレース幅と間隔を使用してインピーダンスを制御します。
• 信号バランスを維持するために、平行性と緊密な結合を確保します。

3. 緩やかなルーティング遷移を使用する

• 急な曲がりを避け、代わりに滑らかな半径の曲線を適用します。
• 変更が必要な場合は、モード変換を最小限に抑えるために、両方のトレースに対称的な変更を適用します。

4.リターンパスの連続性を維持する

• 差動ペアをソリッド グラウンド プレーン上に配置します。
• インピーダンスを乱し、EMI を増加させる可能性がある交差プレーン分割を避けてください。

5. レイヤーとビアの使用を最適化する

• 差動ペアのインピーダンスが予測可能なレイヤーを選択します。
• 寄生効果を減らすために、ビアを控えめに対称的なペアで使用してください。

線形設計プロセス（計画、形状の維持、スムーズな配線、リターン パスの維持、スタックアップの最適化）に従うことで、高速 PCB レイアウトにおける信号整合性 (SI) と電磁両立性 (EMC) の両方を確保できます。

よくある間違いとその回避方法

よく計画された差動ペア設計であっても、よくある落とし穴を見逃すと失敗する可能性があります。高速PCBレイアウトにおいて、以下のミスは避けるべき最も重要なものです。

1. 長さの不一致

• 間違い： システム許容範囲を超える長さの差を持つ差動ペアはタイミングスキューを生じさせ、信号品質を低下させます。
• 解決策： 蛇行トレースまたはチューニング構造を使用して正確な長さのマッチングを適用し、伝播遅延のバランスをとります。

2. トレース形状の不一致

• 間違い： 間隔や幅が変化すると、差動インピーダンスが変化し、信号バランスが崩れます。
• 解決策： 一貫したインピーダンスを維持するために、配線パス全体にわたってトレース幅と間隔を均一に保ちます。

3. 交差平面分割

• 間違い： 分割されたリファレンス プレーンを横切る配線により戻り電流が中断され、インピーダンスの不連続と EMI のリスクが生じます。
• 解決策： スタックアップを慎重に計画し、すべての差動トレースの下に連続したリファレンス プレーンを確保します。

4. 過剰なViaの使用

• 間違い： 複数のビアにより寄生インダクタンスと抵抗が追加され、高速パフォーマンスが低下します。
• 解決策： レイヤー遷移を最適化することでビアの数を最小限に抑え、必要に応じて対称的なビア ペアを使用してバランスを維持します。

長さの不一致、形状の不一致、プレーンの分割、ビアの過剰という 4 つの間違いを認識し、体系的に回避することで、設計者は差動ペア ルーティングによって信頼性の高い信号整合性 (SI) と堅牢な電磁両立性 (EMC) を実現できます。

事例: USB 3.0 と PCIe における差動ペア設計

USB 3.0 SuperSpeed差動ペアは、90Ω±10%の差動インピーダンスと±5ミル以内の長さマッチングを必要とします。5Gbpsという高いデータレートに対応するため、配線形状、材料選定、ビアの最適化には細心の注意が必要です。USB実装に特有の高密度コネクタインターフェースに対応しながら、戦略的に配線することでシグナルインテグリティを維持できます。

PCIeアプリケーションでは、Gen5実装でデータレートが32Gbpsに達するなど、さらに厳しい要件が課せられます。長さの一致許容誤差は±2ミル以下にまで厳しくなり、複数のレーンにわたる信号の完全性を維持するためにビアの最適化が不可欠となります。高度なシミュレーションおよびモデリング技術を用いて、高速PCB製造前に設計性能を検証し、仕様への準拠を確保します。

結論

高速PCBレイアウトにおける差動ペア配線は、単なる設計手法にとどまりません。システムの信号整合性を維持し、電磁干渉を制御する能力を左右する重要な分野です。配線間隔、インピーダンスの一貫性、配線長の整合、ビアの適切な使用といった要素に細心の注意を払うことが、成功の鍵となります。

差動ペア設計は、正しく実行すると、ノイズ耐性の強化、EMI 放出の低減、今日の高速、高密度アプリケーションにおける信頼性の高い信号パフォーマンスなど、目に見えるメリットをもたらします。

Highleap Electronics は、以下を含む包括的な高速 PCB 設計および製造機能を提供します。

• 高度なインピーダンス制御と差動ペア配線の最適化
• 正確な長さマッチングと信号整合性解析
• 低損失材料の選択とスタックアップ設計
• 最適化と高度な掘削技術により
• 高速アプリケーション向けの包括的なテストと品質保証
• EMI/EMCコンプライアンス検証と設計サポート

経験豊富な当社のエンジニアリングチームは、お客様と協力して、特定のアプリケーション要件に合わせて差動ペア配線戦略を最適化し、製造効率とコスト効率を維持します。信頼性の高い高速PCBレイアウトと製造サポートをお探しの場合は、ぜひ当社にご連絡ください。お客様のプロジェクトについてご相談いただき、設計を自信を持って製品化するためのお手伝いをさせていただきます。

FAQ

1. 差動ペア配線の理想的なインピーダンスはどれくらいですか?

理想的な差動インピーダンスは、特定のアプリケーションとインターフェース規格によって異なります。一般的な目標値としては、USB 90.xおよび多くのSerDesアプリケーションでは3Ω、イーサネットでは100Ω、一部のDDR実装では85Ωなどが挙げられます。重要なのは、一貫性を維持し、規定の許容誤差（通常は±10%）内で目標インピーダンスを満たすことです。

2. 差動ペアではどの程度の長さの不一致が許容されますか?

許容される長さの不一致は、信号速度とシステム要件によって異なります。中速アプリケーション（1GHz未満）では、±10ミル（約5万分の10）が許容される可能性があります。高速設計では、多くの場合±2ミル（約XNUMX万分のXNUMX）またはそれ以下の精度が求められますが、超高速アプリケーション（XNUMXGbps超）では、タイミング整合性を維持するために±XNUMXミル（約XNUMX万分のXNUMX）以上の精度が求められる場合があります。

3. 差動ペアは PCB レイアウトで分割プレーンを横切ることができますか?

差動ペアは、リターンパスの不連続性とインピーダンスの変動を引き起こすため、可能な限り分割プレーンを横切ることは避けるべきです。どうしても避けられない場合は、交差点付近にスティッチングコンデンサを配置することでリターン電流の連続性を維持することができますが、このアプローチには慎重な分析が必要となり、部品コストも増加します。

4. 高速 PCB の差動ペア配線に最適な材料は何ですか?

高速差動ペアには、誘電率が安定した低損失誘電体材料が好まれます。Isola I-Speedのような特殊な低損失ラミネートシリーズ、あるいは同等の低誘電率・低損失ラミネート材料は、優れた高周波性能を発揮します。具体的な材料の選択は、用途に応じた周波数範囲、損失許容範囲、およびコスト面を考慮して決定されます。