HF PCBの設計および製造に関する規則

シミュレーションモデルと製造された基板との間のあらゆる差異は、RF特性に影響を与えます。2 GHz では、その影響は通常ノイズレベルに収まります。しかし、24 GHz では、0.02 mm の配線幅の誤差によってインピーダンスが 2Ω 変化し、標準的な粗さの銅箔によって、シミュレーションでは予測できなかった 0.3 dB/インチの導体損失が加わり、伝送線路を誤って覆ってしまうソルダーマスクによって誘電体負荷効果が生じ、アンテナの共振周波数が変化します。高周波 PCB の設計と製造を成功させるには、設計者は工場が制御できることとできないことを理解し、製造上の制約に逆らうのではなく、それに対応する設計上の決定を下す必要があります。この記事では、高周波 PCBの設計上の決定と製造上の制約が交差する具体的なポイントをマッピングし、初回パスでの成功を目指す RF エンジニアに実践的なガイダンスを提供します。

1) 高周波基板におけるシミュレーションと製造結果の乖離の原因

1.1 相違の5つの原因

電磁界シミュレーターは、特に明示的に設定しない限り、理想的な形状を前提としています。実際の基板では、以下の5つの系統的なずれが生じます。

これら5つの要因が複合的に作用します。最悪の場合、シミュレーション目標値からインピーダンスが5～8Ωずれる可能性があり、50Ωラインの±5%の許容範囲を容易に超えてしまいます。解決策は、製造公差を厳しくすること（コスト増と歩留まり低下につながります）ではなく、製造業者から提供される実際の製造データを取り入れた、より精度の高いシミュレーションモデルを作成することです。

1.2 実践的な解決策：シミュレーションでメーカーデータを使用する

レイアウトを開始する前に、製造元に以下のことを依頼してください。

• 貴社材料の最近の生産ロットから測定したDk値（データシートに記載されている標準値ではありません）
• 材料中の銅重量に対するエッチング係数
• 銅箔Rzは、使用する箔の種類を表します。
• コアとプリプレグの達成された誘電体厚さ（公称値ではなく実測値）

これらの値をフィールドソルバー（Polar SI、Ansys HFSS、Simbeorなど）に入力してください。結果として得られる配線幅の推奨値は、最初のプロトタイプで目標値に非常に近いインピーダンスを実現します。

2) 送電線設計：製造上の制約内での作業

2.1 プロセス別最小フィーチャサイズ

ほとんどのHF PCB製造では、標準エッチングまたはファインラインの減法エッチングが使用されます。配線幅は最小値よりも十分な余裕を持たせて設計してください。例えば、1オンス銅上に0.15mm幅の50Ωマイクロストリップ線路を設計することは可能ですが、プロセスマージンがゼロになります。0.5オンス銅上に0.20mm幅で設計すると、より大きなマージンが得られ、エッチング係数の制御も向上します。

2.2 差動対の設計上の考慮事項

差動ペアは、トレース幅とギャップ間隔の両方が同時に変化するため、エッチングのばらつきに対して二重に敏感です。エッチングアンダーカットは各トレースを狭くする一方でギャップを広げるため、差動インピーダンスに複合的な影響を与えます。100Ωの差動ペアの場合：

• 片側0.01 mmのエッチングアンダーカット → 配線幅が合計0.02 mm狭くなり、ギャップが0.02 mm広がる → 差動インピーダンスが約3～5Ω増加する
• 設計上の対策：エッチングによるギャップの拡大を補正するため、シミュレーション目標値よりもわずかに狭いギャップ値を指定してください。メーカーのエッチング係数データを使用すれば、正確な事前補正が可能です。

2.3 ガラス織りのDk値のばらつきを避ける（織物基材のみ）

織りガラス補強材を使用した基板（FR4、Megtron 6、一部のIsolaグレード）では、ガラスリッチ領域と樹脂リッチ領域の間で誘電率（Dk）が周期的に変化します。細い配線がガラス織りのピッチと一致する場合、インピーダンスは配線長に沿って変動します。対策：

• パネルのガラス繊維の織り方向に対して、ボードを5～10度回転させてください（メーカーに依頼してください）。
• Dkを均質化するスプレッドグラスプリプレグ（例：NE-ガラススプレッド処理を施したMegtron 6）を使用する。
• 不織布基材（特殊低損失ラミネートPTFE、セラミック充填材など）では、この効果は存在しない。これは、織布ガラス製の代替品よりも特殊低損失ラミネートを選択する利点の1つである。

3) HF信号遷移のための設計：スタブ、アンチパッド、およびグランドフェンシング

3.1 ビアスタブ共振とバックドリル要件

多層基板上のスルーホールビアは、ターゲット信号層の下（または上）にある未使用のバレルセグメントであるスタブを生成します。このスタブは、その長さによって決まる周波数で共振する短絡伝送線路として機能します。

• f_resonance ≈ c / (4 × stub_length × √Dk_effective)
• 例：炭化水素セラミック低損失積層板（Dk ≈ 3.5）中の1.2 mmスタブ → 約33 GHzで共振

動作周波数がスタブ共振周波数に近づくと、リターンロスが著しく劣化します（10 dB以上のノッチ）。経験則として、動作周波数におけるスタブ長がλ/10を超える場合は、バックドリル加工をお勧めします。

設計上の留意点：シミュレーションでは、メーカーのバックドリル深さ公差（通常±0.1 mm）を考慮してください。バックドリル後の0.1～0.15 mmの残留スタブは、40 GHzを超える周波数帯でRFに影響を与えます。

3.2 パッド防止サイズ

アンチパッド（ビアパッド周辺の基準面にあるクリアランスホール）は、ビア遷移部のインピーダンスに影響を与えます。アンチパッドを大きくすると、不連続容量の低減効果は高まりますが、ドリルと銅箔間のクリアランスを侵害してはなりません。アンチパッドの設計は、一般的なDFMのデフォルト値ではなく、メーカーのドリル位置合わせ許容誤差（通常±0.05 mm）に最小クリアランスマージン（0.10 mm）を加えた値に基づいて行う必要があります。

3.3 モード抑制のためのフェンシングによる接地

ストリップラインまたはCPW構造の信号ビアには、平行平板モードを抑制するために周囲にグランドビアが必要です。グランドビアの最大間隔は、最高動作周波数においてλ/10を超えてはなりません。Dk = 3.5の材料で28GHzの場合、これはグランドビア間隔が0.57mm以下であることを意味します。メーカーと協力して、ドリル位置合わせ精度とビア間の最小クリアランスを考慮して、この間隔が実現可能であることを確認してください。

4) HF基板特性によって制約される熱管理設計

4.1 HF材料の熱伝導率

HF基板は、金属やセラミック基板よりも熱伝導率が著しく低い。

• 炭化水素セラミック低損失積層板：0.62 W/m·K
• PTFEベースの低損失ラミネート：0.20 W/m·K
• FR4: 0.30 W/m·K
• アルミニウム（比較用）：205 W/m·K

高出力RFアンプ（GaN PA、GaAs MMICなど）の場合、基板が熱的なボトルネックとなります。デバイスの下にある熱伝導ビアアレイは、基板を通して内部の銅プレーンまたは露出したボトムパッドへの主要な伝導経路を提供します。

4.2 PTFEに対する熱ビアの制約

PTFE基板上の熱伝導ビアの設計は、FR4基板上の設計よりも制約が多い。

• アスペクト比の制限: PTFEビアめっきは、プラズマデスミア処理により、アスペクト比（深さ：直径）が約8：1までであれば信頼性があります。1.6mm厚の基板には、最低0.2mmのビア径が必要です。
• 経由地間の提案： 熱伝導性ビアアレイは通常、0.6～1.0mmのピッチを使用します。0.5mm未満のピッチでは、ドリル位置ずれによりビア間の短絡が発生するリスクがあります。
• 中身入り vs. 中身なし: 銅充填ビアは、スルーホールめっきビアよりも優れた熱性能を発揮しますが、コストが高くなります。お使いのHF基板で銅充填ビアが利用可能かどうか、メーカーにご確認ください。

4.3 銅のバランス調整による反り抑制

銅の分布が非対称だと、ラミネーションとリフローの際に基板が反ります。HF基板は、特殊な低損失ラミネートとFR4層の熱膨張係数が異なるため、特に反りが発生しやすく、基板の両側で異なる曲がりが生じます。設計上の対策：

• 上層と下層の銅面積を15%以内で一致させる
• 銅の面積が少ない層に銅の盗み（ダミーの銅充填）を追加する
• 内層が左右対称に構成されていることを確認してください（中心線の上と下で同じ材質と銅の重量であること）。

製造元は、DFMレビュー中に銅のバランスを確認し、具体的な盗難パターンを推奨することができます。

5) 基板端部、パネル化、および分離：機械設計のRFへの影響

5.1 PTFEの配線端面クリアランス

PTFEおよびセラミック充填基板はFR4よりも脆い。基板の分割（配線またはV字溝加工）中に、エッジの欠けが基板内部へと伝播する。インピーダンスに影響を与える配線が基板のエッジ付近を通っている場合、欠けによって配線が損傷したり、誘電体境界が変化してインピーダンスが変化する可能性がある。

配線端面までの最小クリアランスに関する推奨事項：

• FR4：0.25mm（標準）
• 炭化水素セラミック低損失積層板 / 炭化水素セラミック低損失積層板：0.50 mm
• PTFEベースの低損失ラミネート／純粋PTFE：0.75 mm

5.2 Vスコアとタブルーティングの比較

Vスコアリングは、基板の境界に沿って溝を作り、組み立て後にスナップ分離できるようにします。タブルーティングは、切り離し可能なタブ付きのルーティングされたスロットを使用します。HF基板の場合：

• Vスコア 基板の端にRF配線がなく、基板が純粋なPTFEでない場合に適しています（PTFEにV字型の傷をつけると剥離の原因となることがあります）。
• タブルーティング 基板の端部にアンテナ素子や伝送線路が配置されている場合、または基板がPTFEベースの場合は、この方法が推奨されます。タブの位置は、RFに敏感な領域を避けるようにしてください。

5.3 パネル化とインピーダンス均一性

パネル端部の基板は、パネル中央部の基板とはエッチング速度やラミネーション圧力がわずかに異なります。高精度な高周波基板の場合、メーカーはインピーダンス試験片を端部と中央部の両方に配置し、パネル全体の均一性を確認する必要があります。パネルレイアウトの最適化においては、パネルあたりの最大基板枚数だけでなく、インピーダンスの均一性も考慮する必要があります。

6) RF領域のソルダーマスク戦略：裸銅、選択的マスク、または全面被覆

6.1 3つの選択肢とそのRFトレードオフ

6GHzを超えるほとんどの高周波設計では、選択的ソルダーマスクが標準的な手法です。ガーバーファイルでソルダーマスクの除外領域を定義し、すべてのRF伝送線路、アンテナ素子、およびRFパッドを、配線端の周囲に少なくとも0.1mmの余裕を持たせて覆うようにしてください。

7) HighleapがHF PCBの設計・製造連携をどのようにサポートするか

Highleap Electronicsは、この記事全体を通して説明されている設計・製造の調整サービスを提供しています。

• シミュレーション用のデータ処理： 測定されたDk/Df値、エッチング係数、銅表面粗さ（Rz）、および誘電体厚さのデータは、正確なインピーダンスおよび損失モデリングのために設計チームに提供されます。
• バックドリル機能： ±0.1 mmの深さ公差、各生産ロットの断面検査により検証済み
• HF特有のDFM： スタブ評価、アンチパッド最適化、グランドビア密度検証、ソルダーマスク除外領域レビュー、 表面仕上げ RF性能に関する推奨事項
• スタックアップ共同設計: 生産検証済みの入力データを用いたフィールドソルバーによる協調的なスタックアップ開発（レイアウト開始前に利用可能）
• 統合プロトタイピング： ラピッドプロトタイピング シミュレーションと製造結果の相関性を検証するために、インピーダンスと挿入損失の完全なレポートを提供します。
• 組み立て調整: 現場で SMTアセンブリ HF基板固有のリフロープロファイルを使用することで、露出したRF配線の施設間搬送を不要にする。

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