レーザー加工によるPCBビアの設計最適化とコスト

レーザー加工によるPCBマイクロビアの穴あけは、ステータスシンボルとして選ぶような製造工程のアップグレードではありません。これは特定の配線上の問題に対する具体的な解決策であり、関連する設計ルールを理解せずに選択すると、予想よりも40%も高い見積もり、試作の遅延につながるDFMフラグ、そして工場でのテストをすべてクリアしたにもかかわらず、空隙が充填された積層ビアに起因する現場での不具合といった事態を招く可能性があります。このガイドは、マイクロビアとは何かを既に理解しており、実用的な設計ルール、コスト削減策、CAMワークフローの実態、そして不具合モードを必要としているPCB設計者やハードウェアエンジニア向けに書かれたものであり、レーザー物理学の入門書ではありません。

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1) 実際にレーザー穴あけ加工が必要となるのはどのような場合ですか？

1.1 レーザー穴あけ加工が解決する3つのルーティング問題

HDIビルドに着手する前に、設計に実際に存在する3つの問題点のうちどれが該当するかを確認してください。

問題 1 — BGA の配線経路は、スルーホールによって幾何学的に妨げられます。0.50mmピッチの BGA は、中心間隔が 0.50mm です。機械的なスルーホール ビアには、0.60mm のパッド径 (0.30mm ドリル + 両側の 0.15mm 環状リング) が必要です。これはピッチよりも大きいため、各 BGA 列にスルーホール ビアを物理的に収めることはできません。0.30mm のランド パッドを備えた 0.15mm のマイクロ ビアでこの問題を解決できます。0.40mm ピッチでは、0.15mm でも窮屈になり、0.10mm が必要になります。

問題2 — 5～10GHzを超える周波数帯域での信号完全性を確保するには、スタブのないビアが必要です。16層基板上でL1からL4まで信号を伝送する機械的なスルーホールでは、高周波で共振する未使用の銅スタブ（L5～L16）が残ります。バックドリル加工でその大部分は除去されますが、残存するスタブの長さによって10GHzを超える周波数帯域で反射が発生します。レーザー加工によるブラインドビアは、構造上スタブがゼロです。多層基板上のSerDesレーン、DDR5、または5GHzを超えるRF信号の場合、ブラインドビアは密度を高めるための選択肢ではなく、信号完全性を確保するための要件となる可能性があります。

問題3 ― 基板面積は縮小する必要があるが、性能は維持できない。高密度基板は、標準的な多層基板ではきれいに配線できる場合もあるが、筐体で許容される面積よりも20%多く必要となる。マイクロビア・イン・パッド密度の高いHDI構造を採用することで、その分のスペースを確保できる。HDI基板は1平方インチあたりのコストは高くなるが、面積削減が十分に大きければ、総コストは下がる可能性がある。

1.2 レーザー穴あけが不適切な場合

• 試作品のみ、または50台未満の場合： HDIのリードタイムは8～14日ですが、標準の多層構造の場合は5～7日です。機能検証に関しては、標準ビルドの方が早く完了します。
• スルーホールを備え、配線がきれいにできる基板： 基板面積に制約のない64ボール0.50mm BGAは、ドッグボーンビアと6層標準ビルドで実現できることが多く、HDIビルドの半分のコストで済む。
• 密度向上によるコスト増を相殺できない設計例： HDI設計の中には、標準的な2層を追加することで得られるはずの配線効率向上を実現するために、基板コストを50～80%増加させるものがある。

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2) マイクロビア設計ルール：コストと歩留まりを左右する正確な数値

2.1 ビア径 — ピッチ力が別途指定されない限り、デフォルトは大きい値

ほとんどの設計者は、HDIのリファレンスデザインで0.10mmのマイクロビアが使用されているため、デフォルトで0.10mmのマイクロビアを使用しています。しかし、これは間違いです。0.10mmはピッチの制約によって決まる最小値であり、デフォルト値ではありません。0.15mmで十分な場合でも0.10mmのビアを使用すると、配線上のメリットがないにもかかわらず、ドリル加工コストが割高になります（0.15mmビアのドリル加工コストの約1.6倍）。

直径選定ルール：

• 0.10mm： BGAピッチが0.40mm以下で強制される場合、または内層ランド面積が極めて制限されている場合に限る。
• 0.125mm： 間隔が許せば、0.40～0.45mmピッチのファンアウトにとって実用的な中間地点となる。
• 0.15mm： その他のすべてのHDIルーティングのデフォルト設定 - 歩留まり向上、穴あけコスト削減、銅めっきの容易化

2.2 土地の面積 ― 最も誤解されやすい数字

ブラインドビアを囲むランドパッドは、レーザー位置精度（±25µm）と積層位置ずれ（ビルドサイクル数に応じて±50～70µm）という2つの誤差要因に対応する必要があります。最悪の場合、これらの誤差は累積的に発生します。

パッド幅を最小限に設定すると、設計上の許容範囲が全くなくなってしまいます。製造推奨のパッド幅は、通常のプロセス変動に対応できる0.06～0.07mmの余裕を持たせています。この余分な銅面積は、製造コストには一切影響しません。

2.3 積層層における銅箔の重量

HDI ビルドアップ層には 1 オンスではなく 1/2 オンス (17µm) の銅箔を使用する必要があります。CO₂ ドリル加工の場合、レーザードリル加工の前に銅ウィンドウ (コンフォーマルマスク) を化学的にエッチングします。1 オンスの銅を使用すると、エッチングアンダーカットにより、ドリル加工可能な最小ビア径が 0.10mm から 0.12～0.13mm にシフトします。1/2 オンスの銅を使用すれば、0.10mm を確実に実現できます。製造メモに「すべての HDI ビルドアップ層に 1/2 オンスの銅を使用」と明記してください。多くの設計者は、全体に 1 オンスを指定している非 HDI スタックアップをコピーして、その影響を認識していません。

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3) アスペクト比：HDI設計における最もコストのかかるミス

3.1 アスペクト比が信頼性を左右する理由 ― 歩留まりだけでなく

マイクロビアのアスペクト比は、誘電体の厚さ÷ビアの直径で表されます。この比率が0.8:1を超えると、銅めっき液がビア底部まで届きにくくなります。その結果、ビアのニー部分（温度サイクル中に熱応力が集中する箇所）の銅層が薄くなります。故障モードは、すぐに断線するわけではありません。工場でのテストや入荷検査に合格したビアが、現場で200～400回の熱サイクルを経た後に故障するというものです。

3.2 アスペクト比によるコストと信頼性

設計者が意図せずアスペクト比を悪化させてしまうケース：ビルドアップ誘電体が75µmのスタックアップをコピーしたが、製造業者が75µmではなく100µmというわずかに厚いプリプレグを使用した場合。同じ0.10mmビアでも、アスペクト比が0.75:1から1.0:1に跳ね上がる。プリプレグのスタイル番号だけでなく、必ず誘電体の硬化厚さ（例：「1080プリプレグ、硬化後60µm±5µm」）を指定すること。

3.3 解決策：適切なプリプレグを選択する

• 樹脂含有量65～70％の1080プリプレグ： 55～65µmまで硬化します。0.10mmビア（アスペクト比0.55～0.65:1）に最適です。
• 樹脂含有量55%の1080プリプレグ： 70～80µmまで硬化する — 0.10mm（0.70～0.80：1）には許容範囲内
• 2116 プレプレグ: 110～130µmまで硬化する — 0.10mmビアの唯一のビルドアップ誘電体として使用しないでください

アスペクト比に関するDFM違反のほとんどは、設計者が積層造形ツールのデフォルト設定である2116プリプレグを指定していることが原因です。1080プリプレグに変更してもコストは同じで、問題は完全に解決します。

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4) ビア・イン・パッドのルールと、誰も警告してくれないアセンブリの失敗

4.1 ビアインパッドが必須かオプションか

ビア・イン・パッドは、マイクロビアをBGAまたはQFNランドパッドの横ではなく、パッド内部に直接配置します。これは、BGAピッチが0.40mm以下で、従来の配線経路がパッド間に存在しない場合に必要となります。ただし、すべてのHDIボードで自動的に必要となるわけではありません。0.50mmピッチのBGAの多くは、パッド内部ではなくパッド間にブラインドビアを配置して配線経路を確保しています。ビア・イン・パッドは、銅箔充填と平坦化によるコスト増につながります。配線に本当に必要かどうかを確認せずに指定しないでください。

4.2 ビア・イン・パッドが未充填だと組立歩留まりが低下する理由

ビアインパッドが開いていると、リフロー時に半田ペーストが穴の中に吸い込まれます。半田は戻らず、穴の壁を濡らして内部に留まります。その結果、半田不足のBGA接合部が形成されます。室温では導通に必要な半田は残りますが、振動や熱サイクルに耐えるだけの機械的強度が得られません。この故障モードは、室温での電気試験およびX線検査には常に合格し、現場での返品や加速寿命試験でのみ顕在化します。

4.3 銅充填仕様 — 製造メモに必ず記載すべき事項

これら4つの項目すべてを明示的に指定してください。そうしないと、製造業者が誤ったデフォルト値を適用してしまう可能性があります。

• Via-in-padの場所： 参照指定子、ネット名、または製造図面上の指示に基づいてリスト化してください。「BGAの下にあるすべてのビア」のように曖昧すぎる表現は避けてください。
• 充填方法： 「銅めっき充填」であって、「充填ビア」ではない（樹脂充填を意味する可能性があり、ファインピッチには不十分である）。
• 平面化: 0.40mmピッチの場合、「CMP平坦化済み、周囲の銅面からの突出量は15µm以下」。0.50mmピッチの場合は25µm以下が許容範囲。
• 無効な仕様: 「IPC-6012Dに基づく断面積の空隙率10%以下」— 500サイクルを超える熱要件のある用途では、8%以下を要求してください。

4.4 ビア・イン・パッドの位置ではステンシル開口部を縮小する必要がある

充填されたビアの突起部（15µm以下であっても）は、はんだペーストの体積を占めます。ビアインパッドBGAパッドのはんだペーストステンシル開口部は、この体積を補正するために、公称パッド面積の80～90%にする必要があります。ステンシル開口部を正しく設計するには、組立担当エンジニアがビアインパッドの位置リストを必要とします。この情報は、PCB製造指示書から組立チームに自動的に伝達されるわけではありません。

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5) CO₂レーザー vs UVレーザー：どちらがあなたのスタックアップに適しているか

5.1 物質依存性

CO₂レーザー（10.6µm赤外線）は誘電体樹脂をアブレーションしますが、銅に反射するため、下の誘電体をドリル加工する前に、事前にエッチングされた銅製の窓（コンフォーマルマスク）が必要です。UVレーザー（355nm）は銅を直接アブレーションし、銅と誘電体を一度にドリル加工できます。

設計上の留意点：高周波PCBの積層構造において、ビルドアップ層に特殊な低損失ラミネートやPTFEベースのラミネートを使用する場合は、積層構造を確定する前に、製造業者がUVレーザー加工能力を有していることを確認してください。CO₂レーザーしか保有していない製造業者は、注文を断るか、別のビルドアップ誘電体を使用する可能性があります。

5.2 ハイブリッドCO₂＋UVパネル

一部の設計では、標準的なFR4内層と、RFセクション用の特殊な低損失ラミネートまたは高周波材料パッチを組み合わせています。RFゾーンのHDIビルドアップ誘電体がFR4以外の場合、製造業者はゾーン固有の穴あけレシピを必要とします。特殊な低損失ラミネートゾーンではUV、それ以外の場所ではCO₂を使用します。これは実現可能ですが、製造図面にゾーン境界を明確に指定する必要があります。「RF領域に特殊な低損失ラミネートパッチ」といった曖昧な注記では、CAMエンジニアは推測するしかなく、どちらのゾーンにも最適ではない保守的な設定を使用することになります。

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6) CAMエンジニアはレーザードリル加工ファイルをどのように処理するのか、そして何が彼らを助けるのか

6.1 CAM EngineeringがHDIファイルに対して行う4つのこと

CAMワークフローを理解することで、24～48時間のレビューサイクルを経ることなく、直接生産に投入できるファイルを準備できます。

ステップ1 — 積層構造の検証。CAMエンジニアは、指定された誘電体層の厚さが正しいインピーダンス値を生成するか、かつ設計内のビアのアスペクト比をサポートしているかを確認します。プリプレグをスタイル番号のみで指定した場合（硬化後の厚さを指定していない場合）、CAMエンジニアはそのスタイルの工場出荷時のデフォルトバリアントを使用します。これは、EDAツールがインピーダンス計算に使用した値とは異なる場合があります。

ステップ2 — ブラインドビアの層ペア抽出。レーザードリルプログラムは、一方の層には存在するが反対側の層には存在しないビア形状を抽出することで構築されます。設計に隣接していない層を接続するブラインドビア（最も一般的なHDI設計エラー）がある場合、見積もりを1日待った後に、この段階で問題が発覚します。

ステップ3 — 位置合わせ補正マップ。内層全体で銅の密度が不均一なため、積層時にパネルが不均一に膨張し、実際の銅の位置がCAD座標からずれます。CAMはパネル全体の歪みマップを計算し、レーザードリル位置を事前にオフセットして補正します。銅の分布が非常に不均一な内層（中央部80%、端部20%）では、このモデルの精度が低下し、位置誤差が大きくなります。

ステップ4 — コンフォーマルマスクウィンドウの生成。CO₂ドリル加工の場合、CAMは各ブラインドビアサイトの周囲に銅エッチングウィンドウを生成します。ウィンドウの直径はビアの直径に両側50～75µmを加えた値です。外層パッドの設計でこれらのウィンドウの周囲に十分な銅が残されていない場合、CAMは形状不良を警告します。

6.2 やり取りの手間を省くためにファイルに含めるべき内容

• プリプレグ方式だけでなく、層ごとの硬化誘電体厚さ： 「1080プリプレグ、硬化後60µm±5µm」と表記する。「1080」と表記してはいけない。これにより、アスペクト比とインピーダンスの計算が同時に固定される。
• 明示的に指定されたレイヤーペアによるブラインド： 製造指示書に「ブラインドビア レイヤー1→レイヤー2（両面）」と記載する。CAMエンジニアは、レイヤーペアの指定ミスを数多く見てきたため、明確な指示を記載することでレビュー依頼を回避できる。
• 特定されたVia-in-padの位置： 参照コード、ネット名、またはマークアップされたPDFでリストを作成してください。これがない場合、CAMは標準の充填プロセスを適用します。これは銅充填ではなく、樹脂充填になる可能性があります。
• 疎層における銅バランスに関する注記： 層の密度を意図的に低く設定した場合（インピーダンス上の理由から銅の密度を30%にした場合など）、CAMエンジニアが設計上のエラーとして指摘しないよう、その旨を明記してください。

6.3 レビュー遅延の最大の原因

• ブラインドビアドリルファイルでは、どのビアがどの層で停止するかを区別できないため、CAMは重なり合う形状から再構築する必要がある。
• スタックアップではプリプレグはスタイルのみで指定されます。加工業者はどのバリアントが在庫されているか、またアスペクト比を満たしているかを確認する必要があります。
• ビアインパッドと標準ブラインドビアは区別されないため、製造業者は充填プロセス要件を判断できない。
• インピーダンス仕様では、提出されたスタックアップには存在しない平面層を参照しています。

これらはいずれも設計変更を必要としません。必要なのは30分で作成できる文書で、48時間の時間を節約できます。

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7) レーザー穴あけ加工のコスト要因：HDIの見積もり価格を左右する要素とは？

7.1 価格を左右する5つの変数

変数1：ビア数。レーザー加工機の所要時間がHDIのボトルネックです。パネルあたり6,000個のブラインドビアは、2,000個の場合の3倍の時間がかかります。設計の最適化（埋め込みスルーホールを使用して積み重ねられたブラインドビアチェーンを置き換え、隣接する信号ペア間でビアを共有する）により、ビア数とコストが直接削減されます。

変数2：ビア径とショット数。0.10mmビアには6～10回のレーザーショット（トレパニングパターン）が必要です。0.15mmビアには3～5回で済みます。3,000個のビアがあるパネルで、0.10mmビアを必要としないビアを0.15mmビアに変更すると、レーザー加工機の稼働時間を約30～40%削減できます。これは、実際に測定可能なコスト削減につながります。

変数3 — ラミネート加工のサイクル数。サイクル数が増えるごとに2～3日とそれに比例したコストが加算されます。タイプI（2サイクル）→タイプII（3サイクル）→タイプIII（4サイクル以上）は、サイクル数が増えるごとに約25～35%のコスト増となります。

変数4 — 銅充填要件。積層ビアの銅電気めっき充填には、充填サイクルごとに18～30時間かかります。配線で千鳥配置ビア（隣接するペア間の水平オフセットが0.20mm以上）が機能する場合、充填要件をなくすことで、層ごとのHDIコストを20～35%削減できます。

変数5 ― レーザーの種類。CO₂レーザーが標準コストです。UVレーザー（FR4以外の誘電体に必要）は15～25%の追加料金となります。積層構造に特殊な低損失ラミネートやPTFEベースのラミネートを使用する場合は、この追加料金を予算に計上してください。

7.2 建築タイプ別コスト指数

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8) DFMレビューで指摘される8つの設計ミス

これらはHDIのDFMレビューで最も頻繁に見られる問題です。いずれも製造前に修正可能であり、配線の全面的な変更は必要ありません。

1. 隣接していない層を接続することでブラインドを実現する。 タイプI構造において、L1からL3へのブラインドビアは製造不可能である。レーザーは最初に遭遇した銅箔（L2）で停止してしまうためである。解決策：千鳥配置または積層配置で、連続する2つのブラインドビアを設ける。
2. プリプレグの不良により、アスペクト比が0.8:1を超えています。 一般的に、0.10mmビアに対して2116プリプレグ（硬化後110～130µm）を指定した場合に発生します。解決策：ビルドアッププリプレグを1080タイプに変更し、硬化後の厚さを60～70µmにします。
3. HDI積層層上に1オンスの銅を成膜。 コンフォーマルマスクのウィンドウ品質が低下し、ビアの実効最小径が0.12～0.13mmに上昇します。修正方法：製造指示書に、ビルドアップ層の銅厚を1/2オンス（17µm）と明記してください。
4. 土地の区画は、余裕を一切持たず、必要最低限​​のサイズに抑える。 登録値に少しでも変更を加えると、不具合が発生します。解決策：セクション2.2に記載されている本番環境で推奨されている値を使用してください。
5. 製造メモにビア・イン・パッドの記載がない。 製造業者はすべてのブラインドビアに標準の樹脂プラグを適用しますが、ビアインパッドの位置には誤ったプロセスが適用されます。修正：ビアインパッドの位置を明示的にリストし、銅充填とCMP平坦化を指定します。
6. 千鳥配置が有効な箇所に、ビアを積み重ねて配置している。 銅充填コストと30時間以上の処理時間を不必要に増加させている。修正方法：ビアペア間の水平オフセットを0.20mmにできるかどうかを確認し、可能であれば千鳥配置に切り替える。
7. 誘電体の厚さは指定されていません。プリプレグの種類のみが指定されています。 製造業者は自社の在庫品を使用しているため、EDAツールが想定する75µmとは異なる場合があります。修正：各層の硬化誘電体厚さを許容誤差とともに指定してください。
8. 銅の密度不均衡により、レジストレーションのずれが生じるリスクがある。 片側の内層に銅含有率が25%未満の場合、パネルの膨張が不均一になり、積層工程全体にわたって位置ずれ誤差が蓄積されます。解決策：銅の充填率が低い領域にハッチングされた銅線を追加します。これはどのネットにも接続する必要はありません。

8.1 Highleapのレーザー掘削イ​​ンフラ

Highleap Electronicsは、HDI製造に関するあらゆる能力を提供します。

• CO₂レーザー: 6つのシステム、最小厚さ0.10mm、400～600ビア/分、FR4およびすべてのFR4互換ラミネート用のコンフォーマルマスクプロセス
• UVレーザー: 2システム、最小厚さ0.075mm、直接銅アブレーション - 特殊低損失ラミネート、PTFE、ポリイミド対応
• 銅充填： CMP処理を施した電気めっき銅充填材で、突起部は15µm以下。ボイド率は8%以下（IPC-6012Dクラス3の10%以下を上回る）。
• ビルドタイプ: タイプI～タイプIII、任意の層数を持つHDI（面あたり最大4層のビルドアップが可能）、リジッドフレキシブルHDIハイブリッド
• DFMレビュー： HDIの見積もりにはすべて、アスペクト比チェック、層ペア検証、銅充填率の指示レビューが24時間以内に含まれており、却下フラグではなく具体的​​な修正推奨事項が提示されます。

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