Ontwerp van een stroomdistributienetwerk voor printplaten

Het stroomdistributienetwerk (PDN) is de infrastructuur die zorgt voor een stabiele spanning voor elke IC op uw printplaat. Het ontwerpen van een PDN dat de gewenste impedantie handhaaft van DC tot enkele honderden MHz vereist een systematische aanpak voor de selectie van VRM's, de dimensionering van condensatoren en de geometrie van de printplaten – aspecten die niet alleen op intuïtie gebaseerd kunnen worden.

Inhoudsopgave

1. PDN-architectuur en frequentiegebieden
2. Doelimpedantieberekening
3. VRM-selectie en dimensionering van bulkcondensatoren
4. Vlakcapaciteit en PDN-simulatie
5. PDN-meting, -validatie en veelgestelde vragen

Deze handleiding beschrijft het complete ontwerpproces van het voedingsdistributienetwerk op een printplaat — van het definiëren van impedantiedoelen tot de selectie van VRM's, het dimensioneren van condensatoren, simulatie en validatie na fabricage. Voor het bredere raamwerk voor voedingsintegriteit, inclusief de plaatsing van ontkoppelingscomponenten en het ontwerp van de printplaten, raadpleegt u de hoofdhandleiding voor het ontwerpen van voedingsintegriteit op printplaten.

1. PDN-architectuur en frequentiegebieden

Een compleet voedingsdistributienetwerk (PDN) omvat meerdere fysieke domeinen, die elk bijdragen aan de totale impedantie door middel van inductantie, weerstand en capaciteit. Het cruciale inzicht is dat geen enkel component of ontwerpelement de impedantie over het volledige frequentiebereik bepaalt. Elk domein heeft een karakteristiek frequentiebereik waarin het dominant is, en elk domein vereist onafhankelijke ontwerpaandacht.

De bandbreedtevereiste van het PDN wordt bepaald door de snelste stroompiek die de belasting kan produceren:

f_max = 0.5 / t_stijgen
Voor een processor met een stroomstijgingstijd van 1 ns: f_max = 500 MHz.
Voor DDR5 bij 6400 MT/s met een edge rate van 100 ps: f_max Dit strekt zich uit tot 5 GHz, wat een zorgvuldig beheer van de behuizing en de chipcapaciteit vereist.

Het ontwerpdoel is om Z < Z _target continu te handhaven van DC tot f _max . Elke frequentiekloof waarbij de PDN-impedantie Z _target overschrijdt , is een potentiële bron van spanningsdaling, oscillatie of logische fouten bij de corresponderende schakelfrequentie.

2. Doelimpedantieberekening

De beoogde impedantie is de allerbelangrijkste specificatie voor het ontwerp van een voedingsdistributienetwerk (PDN). Deze zet de tolerantie voor spanningsrimpel om in een kwantitatief impedantiebudget waaraan elke componentkeuze en lay-outbeslissing moet voldoen.

Z_doel = (V._leveren × rimpel%) / I_piek
V_leveren: nominale voedingsspanning | rimpel%: maximaal toegestane rimpelfractie | I_piek: piek momentane stroomsterkte uit het IC-gegevensblad

Deze cijfers illustreren de extreme spreiding van de PDN-vereisten. Een GPU-kernrail met een impedantie van 0.1 mΩ vereist een bijna perfecte PDN — elke milliohm parasitaire inductantie in de PCB-opbouw, de VRM-uitgangsimpedantie of de via-array heeft een meetbare impact. Door deze doelen correct te bepalen vóór aanvang van de lay-out, worden kostbare herontwerpen voorkomen.

De _piekwaarde wordt in het IC-datasheet weergegeven als maximale voedingsstroom, piekbedrijfsstroom of als transiënte stroomgolfvormen in het toepassingsgedeelte. Voor FPGA's en processoren bieden de door de fabrikant geleverde vermogensschattingstools (Xilinx Power Estimator, Intel VID) nauwkeurigere waarden dan de maximumwaarden in het datasheet. Als er geen waarde beschikbaar is, meet dan de VRM-uitgangsstroom met een stroomtang op een werkend systeem en voeg een marge van 20-30% toe voor de meest ongunstige bedrijfstoestand.

3. VRM-selectie en dimensionering van bulkcondensatoren

De VRM domineert de PDN-impedantie van DC tot aan de bandbreedte van de feedbacklus. Beneden de bandbreedte van de lus regelt de VRM actief de uitgang, met een impedantie in het milliohm-bereik. Bij de overgangsfrequentie bereikt de impedantie een piek – dit is de meest kritieke overgang om te beheersen. Boven de bandbreedte van de lus stijgt de uitgangsimpedantie van de VRM en nemen de bulkcondensatoren het over.

Voor voedingsspanningen van meer dan 20-30 A zijn meerfasige VRM-configuraties nodig. Meerdere fasen schakelen hun schakelcycli door elkaar, waardoor de rimpel in de uitgangsstroom met een factor gelijk aan het aantal fasen wordt verminderd. Dit maakt kleinere uitgangsspoelen mogelijk en verdeelt de thermische belasting over meerdere vermogenscomponenten. Voor printplaten van AI-acceleratoren die voedingen van 200 A of meer vereisen, zijn 8- tot 16-fasige VRM-ontwerpen standaard.

Dimensionering van bulkcondensatoren

Bulkcondensatoren overbruggen de impedantiekloof tussen de bandbreedte van de VRM-lus en het frequentiebereik waar keramische ontkoppeling het overneemt. De minimale bulkcapaciteit om te voorkomen dat de impedantie bij de VRM-crossover boven de _streefwaarde uitkomt , is:

C_massa = 1 / (2π × f_Crossovers × Z_doel)
Voorbeeld: Z_doel = 5 mΩ, f_Crossovers = 200 kHz → C_massa = 159 µF minimum

Voor snelle digitale ontwerpen hebben grote MLCC-arrays de voorkeur vanwege hun combinatie van lage ESR, lage ESL en stabiele capaciteit ten opzichte van frequentie en temperatuur. Een parallelle array van meerdere MLCC-waarden – bijvoorbeeld één 100 µF parallel met meerdere 10 µF – biedt een bredere effectieve ontkoppelingsbandbreedte dan een enkele grote condensator van één van beide waarden.

4. Simulatie van vlakke capaciteit en PDN

De koperen vlakken van de printplaat vertonen een verdeelde capaciteit tussen aangrenzende voedings- en massavlakken. Deze vlakcapaciteit is effectief boven de 100 MHz – precies waar afzonderlijke condensatoren inductief zijn geworden en niet langer bijdragen aan de ontkoppeling van het voedingsdistributienetwerk.

C_vliegtuig = ε₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² V/m | ε_r = 4.3 (FR-4) | A = overlappend vlak oppervlak (m²) | d = diëlektrische dikte (m)
Voorbeeld: printplaat van 100×100 mm, 4 mil FR-4 tussen GND- en PWR-vlakken → C_vliegtuig ≈ 3.8 nF

Hoewel 3.8 nF in absolute termen klein is, is het gelijkmatig verdeeld over het gehele printplaatoppervlak en vertoont het een zeer lage inductantie bij hoge frequenties. Om de vlakcapaciteit te maximaliseren: gebruik 3-4 mil prepreg tussen de GND- en PWR-vlakken (geen kern van 10+ mil); maximaliseer het overlappende koperoppervlak en vermijd onnodige uitsparingen in de vlakken; en overweeg materialen met een hoge εr- _waarde voor ingebedde capaciteit (zoals Sanmina C-Ply) voor printplaten met een Z- _doelwaarde onder 5 mΩ boven 100 MHz — deze materialen kunnen de vlakcapaciteit met een factor 100 verhogen ten opzichte van standaard FR-4.

PDN-simulatiemethoden

PDN-simulatie valideert dat het ontworpen netwerk de beoogde impedantie bereikt vóór de fabricage. In de praktijk worden drie benaderingen gebruikt, in oplopende volgorde van nauwkeurigheid:

• Geaggregeerd model op basis van spreadsheets: Modelleert PDN-segmenten als seriële RLC-netwerken. Snel en identificeert belangrijke ontwerpproblemen, maar mist vlakresonanties en ruimtelijke effecten. Het meest geschikt voor de initiële selectie van VRM's en de schatting van het aantal bulkcondensatoren.
• S-parameter PDN-simulatie (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Volledige EM-simulatie van PCB-vlakken. Legt resonantiepieken van vlakken, anti-resonantienullen, het effect van vlaksplitsingen en optimalisatie van condensatorplaatsing vast. Vereist wanneer Z_doel is lager dan 10 mΩ.
• Simulatie van het tijdsdomein: Maakt gebruik van realistische IC-stroomprofielen uit IBIS-vermogensmodellen of gemeten golfvormen. Biedt directe voorspellingen van spanningsdalingen onder werkelijke schakelomstandigheden. De meest nauwkeurige methode voor worst-case sign-off-analyse.

5. PDN-meting, -validatie en veelgestelde vragen

Na de fabricage van de printplaat moet de PDN-impedantie worden gecontroleerd vóór de volledige systeemassemblage om te bevestigen dat de simulatieresultaten in de hardware worden behaald. Verschillen tussen simulatie en meting ontstaan ​​meestal door onnauwkeurige componentmodellen, niet-gemodelleerde parasitaire inductantie in via's of connectoren, of vlakresonanties die verschoven zijn door de werkelijke diëlektrische eigenschappen.

1-poorts VNA-meting

Meet S11 op de locatie van de IC-voedingspin met de VRM- en ontkoppelingscondensatoren aangesloten en de IC verwijderd. S11 wordt omgezet naar impedantie:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (VNA-poortimpedantie). Voor Z < 100 mΩ, gebruik een 2-poorts shunt-through-meting voor een verbeterde nauwkeurigheid bij lage impedantiewaarden.

Validatie in het tijdsdomein

Nadat het systeem volledig is gemonteerd, gebruikt u een voedingsspanningssonde (minimaal 20 MHz bandbreedte, bij voorkeur 1 GHz) op de voedingspin van de IC onder volledige bedrijfsbelasting. Controleer of: de piek-tot-piek spanningsrimpel binnen het toegestane rimpelbudget valt; geen enkele tijdelijke spanningsdaling de minimale bedrijfsspanning overschrijdt; en de rimpelfrequentie van de schakelregelaar zichtbaar is en binnen de verwachte amplitude ligt.

Veelgestelde Vragen / FAQ

Wat veroorzaakt een anti-resonantiepiek in de PDN-impedantie?

Een antiresonantiepiek treedt op waar de impedantie van een condensatortype (dat boven zijn SRF inductief wordt) de impedantie van het volgende condensatortype (dat nog steeds capacitief is) kruist. De impedanties tellen op in plaats van elkaar op te heffen op dit snijpunt, waardoor een piek ontstaat die de Z- _doelwaarde kan overschrijden . Onderdruk deze piek door condensatoren met iets verschillende waarden te gebruiken om de resonantiefrequentie te spreiden, door resistieve dempingscondensatoren parallel te schakelen of door condensatortypes te kiezen met een hogere ESR bij de overgangsfrequentie.

Kan ik ferrietkralen gebruiken om PDN-secties te isoleren?

Ferrietkralen zijn geschikt voor het isoleren van gevoelige analoge of RF-voedingslijnen van digitale schakelruis boven de 10–100 MHz. Gebruik ferrietkralen niet in serie met digitale voedingscircuits met hoge stroomsterkte; hun impedantie veroorzaakt een aanzienlijke spanningsval onder belasting en niet-lineair gedrag kan VRM-instabiliteit veroorzaken.

Hoeveel VRM-fasen heb ik nodig?

Een algemene richtlijn is 10-15 A per fase voor standaard geïntegreerde FET VRM-ontwerpen. Voor een CPU-rail van 60 A zijn 4-6 fasen voldoende. Voor GPU- of AI-acceleratorrails van 200 A of meer zijn 12-16 fasen gebruikelijk. Meer fasen verminderen de rimpel op de uitgang, maken kleinere inductoren mogelijk en verbeteren de bandbreedte van de transiënte respons, ten koste van een groter aantal controllers en FET's.

Voor gerelateerde onderwerpen over stroomintegriteit, zie onze handleidingen over de plaatsing van ontkoppelingscondensatoren , ontwerptechnieken voor voedingsvlakken , ruisonderdrukking bij gelijktijdig schakelen en het ontwerp van meerlaagse printplaten . Highleap Electronics biedt PDN-ontwerpbeoordeling en snelle printplaatproductie. Vraag een offerte aan voor uw project.