サーバーマザーボード向けHDI PCBガイドライン

サーバーマザーボードのHDI採用基準

サーバーマザーボードの構築：HDIスタックアップの例、マイクロビア/VIPPOルール、材料、インピーダンスの承認、コストとリードタイムを削減するためのDFMのヒント。サーバーベースボードとAIアクセラレータボードは、密度、帯域幅、電力を標準設計をはるかに超えて高めます。HDIが正当化されるのは次のような場合です。

• ファインピッチパッケージ が主流です（CPU ソケット、チップセット、BMC、リタイマー、BGA は 0.5 mm 以下、VIPPO では 0.3～0.4 mm まで）。
• 高速織物 (PCIe Gen5/6、CXL、NVLink/PCIe リタイマー) では、短い垂直遷移と最小限のスタブが必要です。
• メモリトポロジ (DDR5 RDIMM/LRDIMM、HBM メザニン/モジュール) では、インピーダンスとスキューを厳密に制御する必要があります。
• I/Oエスケープ圧力 CPU/GPU フットプリントの周囲にレイヤーを配置しないと、レイヤー数が爆発的に増加したり、大量のバックドリルが必要になることがあります。
• 機械的制約 (EEB/CEB/サーバー カードのアウトライン、キープアウト、ヒート シンク、補強材) によってルーティング チャネルが制限されます。

HDI 採用基準からサーバーマザーボードのスタックアップ選択まで

HDI が必要な理由を定義しました。このセクションでは、これらの基準を、配線密度、SI/PI、信頼性、アセンブリが整合するようにスタックアップを構成する方法へと落とし込みます。

設計入力 → スタックアップで何を駆動するか

• BGAピッチとI/O密度 → HDI 順序 (外側のマイクロビア層が最初)、スタッガード vs. スタック戦略、VIPPO スコープ、環状リング ターゲット、および積層サイクル数。
• 高速ファブリック（PCIe Gen5/6、CXL、リタイマー） → スタブ、誘電体損失クラスの選択、タイトプレーン隣接、および制御されたバックドリル残留物を最小限に抑えるための外層マイクロビア遷移。
• メモリトポロジ（DDR5 RDIMM/LRDIMM、HBMモジュール） → スプレッドガラスの選択、誘電体ステップオプション、スキュー制御、およびトポロジによるクーポン戦略。
• 電力と熱 → 銅重量ゾーニング、ビア ファーム/サーマル ビア アレイ、パネルの反り、曲がり/ねじれターゲットを抑える対称銅。
• 機械エンベロープ（EEB/CEB、ヒートシンク、補強材） → ルーティング チャネルの可用性、レイヤーの予算、キープアウト主導のビア計画。
• 組み立てとテスト → VIPPO 平坦性、01005/0.3 mm ピッチのステンシル ルール、X 線ウィンドウ、ICT/境界スキャン アクセス。

実際の選考フロー

1. CPU/GPU/ASIC フットプリント周囲の BGA ピッチとエスケープ パターンを修正します。
2. 可能な限り、交互に配置された µvia を使用してきれいに逃げる最も低い HDI 順序を選択します。
3. パネルごとに 1 つの誘電体ファミリとインピーダンス ターゲットをロックし、外層めっき許容値を使用して幅/スペースを逆算します。
4. 銅のバランスを取り、積層サイクルを確認します。ルーティングによって必要であると判明した場合にのみ、スタックされた µvia を追加します。
5. VIPPO 充填/平面性仕様を定義し、インピーダンス クーポンと X 線サンプル領域を配置します。
6. インピーダンス + マイクロセクションで FA を実行し、誘電体を微調整してから、大量生産スタックアップを固定します。

サーバーマザーボードの典型的な結果

• メインストリームラックベースボード： 低～中HDIオーダー、外層マイクロビア、限定された埋め込み構造、最小限のラミネートサイクル。これらの設計は、多くの場合、 サーバーマザーボードPCBアセンブリ プロジェクト。
• 高密度 GPU/アクセラレータ キャリア: ファインピッチBGAの下のVIPPO、選択的な埋め込みビア、銅バランスを考慮したミッドHDIオーダー。このようなレイアウトは、 AIマザーボード高速ファブリックとタイトなルーティングが主流です。
• OAM/SXMクラスのボード: 極めて高いI/O密度、高いHDIオーダー、厳格な平坦性とプロセス制御、非線形コスト感度。これらの最先端の構成は、 AIコンピューティングハードウェアPCB製造 要件。

サーバーマザーボード向けHDI DFMガイドライン：事例から製造まで

サーバーマザーボード向けHDI PCBスタックアップ例を念頭に置き、次のステップは、これらの図をコスト、歩留まり、リードタイムの​​目標を満たす構築可能なスタックに変換することです。安定した製造期間内に収まるように、以下のDFMルールを活用してください。

ルーティングとフィーチャサイズ

• トレース/スペース（外側/内側）: 75/75 µmが一般的です。60/60 µmを目標とする場合は、めっきマージンによってSIが変動しないよう、銅の厚さとインピーダンスを確認してください。
• レーザーマイクロビア: 信頼性とめっき歩留まりを確保するため、直径 75～100 µm、アスペクト比 ≤ 1:1、環状リング ≥ 50～60 µm。
• 千鳥配置と積み重ね配置: 好む 千鳥 マイクロビア。スタッキングが避けられない場合は、片側あたりスタックされたペアを 2 組以下に制限します。
• ブラインド/埋め込みミックス: 積層数を最小限に抑えます。サーバー マザーボードの場合、コストとスケジュールの面で 1+N+1 構造の方が 2+N+2 構造よりも優れていることがよくあります。
• ドリルから銅まで（内層）： CAF リスクとドリルのふらつきに対する感度を低減するには、200 µm 以上が必要です。

VIPPO、はんだマスク、パネル化

• VIPPO (ビアインパッド、メッキ): IPC-4761 Type VII、充填材、最小充填率、オーバープレート厚さを指定します。事前に平坦性目標を定義します。
• ファインピッチBGAマスク: VIPPO 以外のエスケープの場合は、はんだ上がりを防ぐためにマスクダムを 80 ～ 100 µm 以上に保ってください。
• 銅のバランス: 対称性を維持し、局所的な被覆率が 60% を超える場所にはシービングを追加して、大きなベースボードの反りを制御します。
• パネル化: 18 インチ × 24 インチまたは 21 インチ × 24 インチを使用し、パネルごとに単一の樹脂ファミリを維持して、インピーダンスと歩留まりを安定させます。

主なコストとリードタイムの​​要因

• ラミネートサイクル: 最大のドライバー - BGA からきれいに逃げる最も低い HDI 順序を選択します。
• マイクロビア数とスタック高さ: めっきの歩留まりとサイクル時間を保護するために、ずらして配置することを推奨します。
• 材料システム: パネルごとに 1 つの樹脂ファミリーを使用することで、ばらつきが低減し、認定が簡素化されます。
• 表面仕上げ： ENIG / ENEPIG / OSP - アセンブリフローとリフロー数に応じて選択します。
• 公差： インピーダンス、厚さ、反りの仕様が厳しいと、プロセスの時間とコストが増加します。重要な部分のみにそれらを保持します。

Highleap Electronicsがサーバーマザーボードチームを支援する方法

• スタックアップ共同設計: サンプルのスタックアップを、確認済みの材料、誘電体ステップ、およびメッキ許容値を使用して製造可能なビルドに変換します。
• インピーダンスのサインオフ: クーポン設計と受入れバンドを提供し、大量生産の前にインピーダンスとマイクロセクションを使用して FA を実行します。
• VIPPOと品質経由： BGA の歩留まりを保護するために、充填/平坦性の仕様、X 線サンプリング、およびボイド基準を定義します。
• リスクベースのDFM: 実用的な緩和策とともに、ランク付けされたリスト（SI/PI、反り、ドリルから銅、パネル戦略）を提供します。
• ビルドオプション: サーバー マザーボードおよび関連カード (OCP NIC、PCIe ライザー、NVMe バックプレーン) 用のプロトタイプ、パイロット、ボリューム HDI PCB + ターンキー PCBA。

設計内容の見直しをご希望ですか？目標インピーダンス、使用材料、製造データ（ガーバー/ODB++/IPC-2581）をお送りください。スタックアップ案、DFM（製造性設計）に関する注記、明確なトレードオフをまとめた、設計者優先で生産準備が整った設計案をお届けします。

サーバーマザーボードHDI PCBの材料選択とインピーダンス制御

ターゲット データ レートと熱プロファイルに合わせて誘電体システムを選択し、最初の記事の前にクーポンを使用してインピーダンスをロックします。

材料戦略

• データレート： 10～28 Gbps NRZ は低損失 FR-4+ に適合しますが、28 Gbps 以上または PAM4 では通常、中/低損失の樹脂システムが必要です。
• ガラスと樹脂： Dk/Df、ガラス スタイル、樹脂含有量、銅の粗さをモデル化します。DDR5 での織り込みによるスキューを軽減するために、ガラスの拡散またはルートオンバイアスを検討します。
• 熱的堅牢性: サーバー マザーボード アセンブリで一般的なマルチリフローと熱衝撃には、高 Tg (≥ 170 °C)、低 CTE の誘電体を使用します。
• コンプライアンスと信頼性: ハロゲンフリー、スズウィスカー、または CAF 制限が必要な場合は、仕様にテスト方法としきい値を記載します。

インピーダンスサインオフフロー

1. レイヤーごとに意図したリファレンスプレーントポロジを含むターゲットインピーダンステーブル（例：50 Ω SE / 100 Ω Diff、±10%）を提供します。
2. バック解決された幅/スペースと外層めっき許容値を含む候補スタックアップを受け取ります。
3. 完成した銅の厚さ、誘電許容値、クーポンの設計/配置、および合格バンドを共同で固定します。
4. 最初の製品のインピーダンスとマイクロセクションを実行し、必要に応じて微調整を行ってから、量産スタックアップをロックします。

サーバーマザーボードのコピー準備ノート

制御インピーダンス: 50 Ω SE / 100 Ω Diff（±10%）。サプライヤー確認済みのスタックアップと標準クーポンを使用してください。外層幅にはめっき余裕が含まれます。
材料： すべての誘電体において、単一の低損失ファミリーを採用。ガラスの種類と樹脂含有量を統一することで、安定したDk/Dfを維持します。ファミリー間の混在は禁止されています。

サーバーマザーボード向けマイクロビア、VIPPO、アセンブリ協調設計

サーバー マザーボードの信頼性は、ビアの構造、充填/平坦性、リフロー プロファイルによって決まります。これらを 1 つの閉ループとして扱います。

ビア品質と平坦性

• ビア充填品質: 充填タイプ、最小充填率、平坦化/オーバープレート (例: ≥ 20 µm) をファブ ノートに定義します。
• VIPPOの平面性: BGA の濡れとボイド形成を促進します。FA に X 線サンプリングとボイド評価を含めます (目標 < 10～15%)。
• 既知の障害モード: マイクロビアの膝割れ、樹脂の後退、遷移時のエレクトロマイグレーション。必要に応じて、マルチリフロー（例：6× @ 260 °C）および IST/熱ショックで検証します。

アセンブリコラボレーションチェックリスト

• リフロープロファイル: Tg/CTE および VIPPO の化学的性質に合わせて調整し、金属樹脂の応力を増大させる過度のピーク温度/TAL を回避します。
• BGA エスケープ: VIPPO を優先します。そうでない場合は、はんだマスク ダム/ウィンドウを管理して、細かいピッチでのウィッキングを防止します。
• ワープ制御: 対称スタック、銅のバランス、適切なツール/サポート、パネルの反りの仕様を設定します (例: ≤ 0.7%)。
• 微細機能の準備: 01005 または 0.3 mm ピッチの BGA の場合、ステンシルの開口部、許容差、およびローカル ステップダウン/アップを調整します。
• 表面仕上げ： ENIG は一般的なファインピッチ用です。ENEPIG は混合はんだ付け/ワイヤボンド用です。OSP は経済的ですが、リフロー回数に敏感です。ImmAg/ImmSn は保管と硫黄/スズウィスカーの制御が必要です。

サーバーマザーボードのRFQパッケージチェックリスト

• Gerber / ODB++ / IPC-2581（ODB++ または IPC-2581 を優先）
• スタックアップ テーブル (ブランド/モデル、誘電体の厚さ、銅の重量)
• インピーダンス目標とクーポン要件
• ドリルチャート（レーザー/機械式、VIPPO、バックドリル、埋設）
• 仕上げ、はんだマスク/凡例、難燃性評価
• パネル化とデパネルルール（Vカット/タブルート）、重要なアウトライン許容差
• PCBAの場合：BOM、重心（XYRS）、ステンシルガイダンス、ターゲットリフロープロファイル

製作準備はできましたか？目標とする積層構造、インピーダンス目標、製造データをご共有ください。Highleap Electronicsは、製造可能な提案、DFM/SI/PIリスクのランク付けリスト、仕上げ、積層サイクル、材料に関する明確な選択肢など、エンジニアリングを最優先し、生産準備が整ったソリューションを提供します。

サーバーマザーボードに関する当社の取り組み

1) アーキテクチャとスタックアップの共同設計

• BGA ピッチ、配線密度、予算に合わせた 1 次から 8 次までの HDI スタックアップ。
• プレーン戦略とリターンパスの連続性を含む、PCIe Gen5/6、CXL、DDR5、およびリタイマー チェーンのインピーダンス計画。
• 制御されたインピーダンス サインオフのためのクーポンの設計と配置、ガラス織り軽減と銅バランスに関するガイダンス。
• スタブとラミネーション サイクルを最小限に抑えるためのバックドリルと HDI のトレードオフ分析。

2) ランク付けされたリスクレジスターによるDFMレビュー

• ライン/スペース、マイクロビアのアスペクト比、スタック型とスタッガード型の戦略、VIPPO 要件、ドリルから銅までの配線、およびファインピッチ BGA 付近のマスク ルール。
• 重大度順にランク付けされたリスト (影響、根本原因、修正) により、レイアウト チームはプロトタイプの前に、変更する内容とその理由を正確に把握できます。

3) 材料と仕上げ戦略

• データレート、熱プロファイル、供給リスクに基づいて、低損失から超低損失までの樹脂システムから選択します。
• インピーダンスと歩留まりを安定させるために、可能な場合はパネルごとに単一の樹脂ファミリーを使用します。
• アセンブリ フローとリフロー数に合わせてトレードオフ (ENIG / ENEPIG / OSP / ImMAg / ImmSn) を仕上げます。

4) NPI、FA、パイロットビルド

• インピーダンス測定とマイクロセクションを備えた最初の記事、VIPPO およびファインピッチ BGA 領域の X 線サンプリング。
• 01005 / 0.3 mm ピッチのビア充填/平坦性、反り制御、およびステンシル/リフロー パラメータの DOE オプション。
• 明確な受け入れ基準に基づき、必要に応じて調整された信頼性チェック（例：熱サイクリング、IST）

5) サーバープログラム向けターンキーPCBA

• ステンシル設計 (開口部、ステップアップ/ダウン)、Tg/CTE および VIPPO 化学物質に合わせたリフロー プロファイリング。
• SPI、AOI、X 線、フライング プローブ/ICT（該当する場合）、境界スキャン/JTAG チェーンの統合、および基本的な機能ハーネスのコラボレーション。
• ファインピッチ BGA および大規模 CPU/ASIC の再作業機能、シリアル化/トレーサビリティ、およびロットレベルのドキュメント化。

6) 同じプログラム内の関連ボード

• バックプレーン（NVMe/SAS/SATA）、PCIeライザー/リタイマーカード、OCP NIC/メザニンカード、​​配電盤、ファンコントローラおよび管理ボード、フロントパネルI/O PCB。これらは、多くの場合、より大きなシステムの一部です。 サーバーPCB製造 プログラム。
• 可能な場合は、これらのボード全体でスタックアップ/材料ファミリを調整して、インピーダンス制御、クーポン、調達、認定を簡素化します。

7) サプライチェーンとライフサイクルサポート

• BOM の実現可能性と代替案、AVL 調整、LTB/EOL リスク コール、およびセカンド ソースの提案。
• ロットレベルのドキュメント パック (材料データ、テスト結果、トラベラー) とあらゆるフィールド リターンに対する FA サポート。

8) 受け入れ基準に沿って構築する

• お客様が指定する規格および受入基準（例：IPC-A-600/610クラス2/3）に従って製造し、初回製品には測定データを添付します。性能重視のアプリケーションの場合、このアプローチは 高性能コンピューティングPCB製造 (NAIST) と GPU PCB製造.