PCBデカップリングコンデンサ配置ガイド

デカップリングコンデンサの配置は、ICとの距離だけではなく、コンデンサから電源ピンまでの電流ループのインダクタンスを最小限に抑えることが重要です。ビア設計が不十分な状態で2mm離れた場所に配置されたコンデンサは、最適化されたビア形状で5mm離れた場所に配置されたコンデンサよりも性能が劣る可能性があります。

🕑 所要時間：15分 | レベル：上級 | 更新日：2025年5月 | 収録内容：PCB電源インテグリティ設計ガイド

目次

1. 価値選択よりも配置が重要な理由
2. 取付インダクタンス：重要なパラメータ
3. デカップリングコンデンサの設計について
4. パッド形状と設置面積の最適化
5. ICパッケージタイプ別の配置ルール
6. コンデンサ値の選択と実効周波数
7. よくある配置ミスとその修正方法
8. よくある質問

このガイドでは、デカップリングコンデンサの配置、ビア設計、パッド形状といった、デカップリング戦略が実際に機能するかどうかを左右する物理的なレイアウト上の決定事項に焦点を当てています。PDNインピーダンス目標やプレーン設計を含む、より広範な電源インテグリティフレームワークについては、メインのPCB電源インテグリティ設計ガイドを参照してください。

1) 価値選択よりも配置が重要な理由

ほとんどのエンジニアは、デカップリングコンデンサの値の選定にかなりの時間を費やす一方で、配置にははるかに少ない時間しか費やさない。しかし、高周波効果を左右するより大きな要因は配置である。

すべてのデカップリングコンデンサには、その静電容量と全実効直列インダクタンス（ESL）によって決まる自己共振周波数（SRF）があります。SRFを超えると、コンデンサは誘導性となり、デカップリング効果はなくなります。全ESLには以下が含まれます。

• パッケージESL: ボディサイズによって固定される — 0201 ≈ 0.2–0.4 nH; 0402 ≈ 0.4–0.8 nH; 0603 ≈ 0.8–1.5 nH
• パッドと配線のインダクタンス： コンデンサパッドとビア間の配線長に応じて0.5～2 nH
• インダクタンスを介して： 誘電体中のビア長1mmあたりビア1本あたり0.5～1nH
• 平面拡散インダクタンス： 平面内の電流拡散からIC電源ピンまでの抵抗値は0.1～0.5 nH

パッケージのESLのみに基づくSRFが50MHzである100nFのコンデンサは、1nHのビアインダクタンスを追加すると、実効SRFがわずか20MHzに低下する可能性があります。不要な配線インダクタンスを排除する適切な配置を行うことで、この周波数範囲を回復できます。

2) 取付インダクタンス：重要なパラメータ

実装インダクタンス（L _mount）は、コンデンサからビアを通って電源プレーンへ、プレーンを通ってIC電源ビアへ、そしてGNDプレーンを通ってコンデンサのGNDビアに戻る電流経路のループインダクタンスの合計です。

取付インダクタンスと設置場所のシナリオ

ビア取り付けインダクタンスの計算

L _≈ 5.08 × h × [ln(4h/d) + 1] pH

ここで、hは誘電体を通るビアの長さ（インチ）、dはドリル径（インチ）です。例：1.6 mm基板、0.3 mmドリル → L_ビア≈ 1.1 nH/ビア。

3) デカップリングコンデンサの設計

実際には4つのビア構成が使用されており、性能の低い順から高い順に並べると以下のようになる。

構成1 — シングルビア、リモート配置（避ける）

配線の終端に、電源（PWR）とグランド（GND）用のビアをそれぞれ1つずつ配置します。配線のインダクタンスがビアのインダクタンスに加算されるため、ほとんどの100 nFコンデンサでは実効SRFが20 MHz未満に低下します。低周波バルクコンデンサにのみ適しています。

構成2 — パッド隣接経由（標準）

各コンデンサパッドに隣接してビアを配置し、パッドとビア間の配線長は最小限とする。配線インダクタンスは0.1～0.3 nHに最小化する。50 MHzを超える周波数で動作するコンデンサの場合、この最小値が許容される。ビア中心からパッド端までの距離は0.3 mmを超えてはならない。

構成3 — ドッグボーンビア（高性能）

コンデンサ1個につき2つのビア（パッド1つにつき1つ）を、DRCで許容される限りパッドに近づけて配置し、PWRビアとGNDビアはコンデンサ本体の反対側に配置します。これにより、最短の電流ループを実現します。0402サイズのコンデンサを使用した場合、200～500MHzまでの周波数で有効です。

構成4 — ビア・イン・パッド（最大性能）

ビアはコンデンサパッド内に直接配置されます。パッドとビア間の配線インダクタンスを完全に排除します。ビアは充填、キャップ処理、および平坦化が必要です。PCB製造コストは約15～25%増加します。1Gbpsを超える高速基板の標準仕様です。ビア・イン・パッド設計および製造ガイドをご覧ください。

並列接続された複数のビア

並列接続された2つのビアは、実効インダクタンスを単一ビアの約60%に低減します。3つのビアを並列接続した場合、実効インダクタンスは約45%に低減します。高電流デカップリングコンデンサ（47μF以上）の場合は、インダクタンスと熱抵抗の両方を低減するために、パッドあたり2～4個のビアを使用してください。

4) パッド形状と設置面積の最適化

100MHzを超える周波数で使用する0402サイズのコンデンサの場合、パッド長をIPC規格の0.8mmから0.5～0.6mmに短縮してください。これにより、十分なはんだ付け性を維持しながら、実効配線インダクタンスを0.1～0.2nH低減できます。製造前に、フットプリントの変更については必ず組立パートナーにご確認ください。

電源デカップリングコンデンサのパッド幅を標準の0.5mmから0.7～0.8mmに広げると、製造上のペナルティなしにインダクタンスを約15～20%低減できます。

接続しない平面におけるクリアランスホール（アンチパッド）は、ドリル径より0.1～0.15mm大きくしてください。アンチパッドが大きすぎると、平面の実効容量が減少し、拡散インダクタンスがわずかに増加します。

5) ICパッケージタイプ別の配置ルール

BGAパッケージ

BGAパワーボールは、コンポーネントのフットプリント内にあります。1.0 mmピッチ以上の場合：ボール間のBGAの真下に0201コンデンサを配置します。すべてのピッチの場合：1列目のコンデンサを最も近いパワーボールから1～2 mm以内に配置します。0.65 mm以下のファインピッチBGAの場合：コンポーネント境界のすぐ外側に0201コンデンサを組み合わせ、BGAエスケープビアにビアインパッドを使用します。BGA PCBアセンブリガイドを参照してください。

QFNパッケージ

QFNパッケージでは、底面中央に電源パッドが露出しています。デカップリングコンデンサは、電源パッドの外周にできるだけ近づけて配置し、ビアを介してQFNサーマルパッド直下の内部電源プレーンに接続します。

スルーホール型電源コネクタ

コネクタピンから10mm以内の同一層に、バルクデカップリングコンデンサ（47～470μF）を配置します。バルクコンデンサと負荷経路の間に、高周波デカップリングコンデンサ（100nF）を配置します。

6) コンデンサ値の選択と実効周波数

SRF = 1 / (2π × √(C × L _total ))ここで、L _total = パッケージESL + マウントインダクタンス。

電源レールごとに少なくとも3種類の異なる値のコンデンサを使用することで、連続的な周波数範囲を確保できます。ICに非常に近い場所に設置したとしても、単一のコンデンサ値ではPDNインピーダンスプロファイルに大きな周波数ギャップが生じます。

7) よくある配置ミスとその修正方法

8）よくある質問

デカップリングコンデンサはICと同じ層に配置する必要がありますか？

はい、可能な場合はそうしてください。反対側に配置すると、電流ループが基板の厚み全体を2回通過する必要があり、ビアの実効インダクタンスが約2倍になります。反対側配置が避けられない両面実装の場合は、ビア・イン・パッドを使用してビアのインダクタンスの影響を最小限に抑えてください。

デカップリングコンデンサはICからどれくらい近い位置に設置する必要がありますか？

重要なのは物理的な距離ではなく、実装インダクタンスです。ビア・イン・パッドで5mm離れた0201パッケージのコンデンサは、リモートビアへの長い配線で1mm離れた0603コンデンサよりも優れたデカップリング効果を発揮する可能性があります。100MHzを超える周波数を対象とするコンデンサの場合、ビア・パッド間の距離を0.5mm未満に抑え、コンデンサをIC電源ピンから3mm以内に配置してください。

複数の小型コンデンサの代わりに、1つの大型コンデンサを使用しても構いませんか？

単一の大型コンデンサは低周波域での良好なデカップリング効果を発揮しますが、SRF（自己共振周波数）を超える周波数帯域ではPDN（電源分配ネットワーク）が保護されません。複数のコンデンサを並列接続する場合、特に異なる値を接続する場合は、より広い帯域幅が得られます。10μF、100nF、10nFの並列接続は、単一のコンデンサ単体の場合と比べて約100倍の周波数帯域幅をカバーします。

デカップリングコンデンサには、どのような誘電体を使用すればよいですか？

電力分離には、X7RまたはX5R誘電体MLCCを使用してください。Y5V誘電体は避けてください。DCバイアス下では静電容量が70～80%減少するため、10μFのY5Vコンデンサは動作電圧では2～3μFしか得られない可能性があります。C0G（NP0）は優れた安定性を持ちますが、小容量のものしか入手できず、主にRFフィルタリングに使用されます。

デカップリングコンデンサは、熱緩和機構を使用すべきか、それとも電源プレーンに直接接続すべきか？

必ず直接接続を使用してください。熱緩和用のスポークは、スポークの形状が狭いため、0.5～2 nHのインダクタンスを追加し、高周波性能を著しく低下させます。熱緩和は、手はんだ付けが必要な部品や、回路内テストが必要な部品にのみ使用してください。

電源インテグリティに関する包括的なフレームワーク（PDNインピーダンス計算、電源プレーン設計、SSN制御など）については、弊社のPCB電源インテグリティ設計ガイドをご覧ください。ビアインパッド製造に関する要件については、Highleap Electronicsまでお問い合わせください。

効果的なデカップリングコンデンサの配置は、PDN性能を維持し、高周波電圧リップルを最小限に抑える上で非常に重要です。実装インダクタンス、ビア形状、パッド設計、IC電源ピンとの近接性を慎重に検討することで、エンジニアは実効自己共振周波数を最適化し、電源レール全体にわたって連続的なインピーダンスカバレッジを確保できます。ビア・イン・パッドや複数の並列ビアといった高度な手法を導入することで、ループインダクタンスをさらに低減し、デカップリング効率を高め、高速かつ高密度なPCB設計に対応できます。これらの原則を適切に実行することは、最新の多層基板における信頼性の高い電源インテグリティを実現するために不可欠です。