PCB電源インテグリティ設計の基本ガイド

電源インテグリティ（PI）の問題は、ロジックエラーやタイミング違反からシステム全体の不安定化に至るまで、高速プリント基板の故障の大部分を占めています。目に見える配線不良とは異なり、PIの問題は基板に電源が投入されるまで見えないため、事前の設計管理が不可欠です。

このガイドでは、PCB電源インテグリティ設計の包括的なフレームワークを網羅しています。特定のサブトピックの詳細については、PCB電源分配ネットワーク設計、デカップリングコンデンサ配置、電源プレーン設計手法、SSN低減、多層電源およびグランドプレーン設計に関する専用ガイドを参照してください。

1) PCB電源インテグリティとは何か、そしてなぜそれが重要なのか

電源インテグリティとは、プリント基板上の各部品に供給される直流および交流電源の品質を指します。電源インテグリティの高い基板は、各ICの電源ピンにおいて、動作周波数範囲全体にわたって安定した電圧を維持し、ノイズ、リップル、過渡的な電圧変動を最小限に抑えます。

電源の信頼性が低いと、以下のような症状が現れます。

• 電圧降下： 高電流スイッチングイベント中に電源電圧が仕様を下回ると、ロジックエラーやリセット状態が発生します。
• 電圧オーバーシュート: 誘導キックバックによって発生する電圧スパイクは、部品の絶対最大定格を超えます。
• 電源レールノイズ結合: 一方のレール上のノイズが、共有プレーンや不十分なデカップリングを介して、高感度なアナログ回路またはRF回路に結合する。
• EMI排出量： 制御されていないスイッチング電流は、FCC/CE準拠試験に不合格となる放射性および伝導性エミッションを発生させる。

電源インテグリティと信号インテグリティ

信号完全性（SI）と電力完全性（PI）は、それぞれ異なる問題に取り組む関連分野である。

 

信号側に関する詳細なガイダンスについては、高周波プリント基板における信号完全性に関するガイドを参照してください。

2) 配電ネットワーク（PDN）の基礎

電源分配ネットワークとは、電圧レギュレータモジュール（VRM）の出力からプレーン、ビア、パッケージを経てICダイに至る、完全な電気経路のことです。この経路上のすべての要素はインピーダンスを生じさせるため、そのインピーダンスを制御する必要があります。

目標インピーダンスの計算

Z_{ターゲット} = V_{リップルを許可} /私_ピーク
例：1.0 Vレール・3%リップル（30 mV）・20 Aピーク → Z_{ターゲット} = 1.5mΩ

 

PDNインピーダンス解析、VRM選定、バルクコンデンサの容量決定、およびPDNシミュレーション手法の詳細については、当社のPCB電源分配ネットワーク設計ガイドを参照してください。

VRM配置ルール

• VRMを主負荷ICから50mm以内に配置してください。
• VRM出力から電源プレーンへの配線には、幅広で短い銅線接続を使用し、ビアを経由する配線は避けてください。
• VRM出力とプレーン間の各ビアは、約0.5～1 nHのインダクタンスを追加します。
• バルクコンデンサは、VRM出力のすぐそばだけでなく、VRMと負荷の間にも配置してください。

3) 電源プレーンと接地プレーンの設計

プレーン設計は、電源インテグリティの構造的な基盤となる。適切に設計されたプレーンは、低インダクタンスの電流帰還経路、固有の分布容量、および信号層に対するシールドを提供する。

 

基本ルール：必ずGNDプレーンをすべてのPWRプレーンのすぐ隣に配置してください。誘電体による密な分離により、ディスクリートコンデンサを使用せずに高周波デカップリングを実現する分散容量が生成されます。4層、6層、8層、12層の積層構成の詳細については、多層PCB電源およびグランドプレーン設計ガイドを参照してください。

動力飛行機分割ルール

• 隣接する電源プレーンの分割線間には、少なくとも20ミル（0.5 mm）の間隔を維持してください。
• 高速信号をプレーンスプリットを介してルーティングしてはいけません。戻り電流によって放射ループアンテナが形成されます。
• 可能な限り、すべての信号層の基準として、分割されていないソリッドなGNDプレーンを使用してください。
• 避けられない分岐交差部には、100 nFの連結コンデンサを交差部に直接配置してください。

4) デカップリングコンデンサ戦略

デカップリングコンデンサは、スイッチングイベント中にICに瞬間的な電荷を供給することで、中周波数帯のPDNインピーダンスを制御し、電源レールにおける電圧降下を防ぎます。

ICパッケージタイプ（BGA、QFN、SOIC）、ビア設計構成、パッド形状最適化に関する詳細な配置ルールについては、当社のPCBデカップリングコンデンサ配置ガイドを参照してください。

配置原則の概要

• 最小（SRF値が最も高い）コンデンサをIC電源ピンに最も近い位置に配置してください。
• 100MHzを超える周波数を対象とするコンデンサにはビアインパッドを使用する - Lを低減_mount 0.5～2 nH
• コンデンサはICの周囲全体に分散配置し、一直線上に並べないようにしてください。
• 電源プレーン接続には、直接接続パッド（熱緩和スポークなし）を使用してください。

5) 同時スイッチングノイズ（SSN）制御

同時スイッチングノイズ（SSN）は、グランドバウンスまたはデルタIノイズとも呼ばれ、複数の出力ドライバが同時にスイッチングするときに発生します。共有電源インダクタンスを通過する総電流変化（N × dI/dt）により、電源レールとグランドレールの両方に電圧ノイズが発生します。

V_SSN =L_供給 × N × (dI/dt)_{出力あたり}
例：32個の出力が40mA/nsでスイッチングし、電源インダクタンスは1.3nH → V_SSN 約1.7Vピーク

パッケージインダクタンスや出力負荷など、同時スイッチングノイズに影響を与えるデバイスレベルの要因については、TIの同時スイッチング性能に関するアプリケーションレポートを参照してください。選択したデバイスとボードの状態に合わせて、このガイダンスを適用してください。

6) 電源インテグリティと信号インテグリティ：重要な相互作用

現在の経路の中断に戻る

すべての信号電流には、信号トレース直下のGNDプレーン上を流れる帰還電流が存在します。GNDプレーンにギャップ、スプリット、または障害となるビアがあると、帰還電流は障害物を迂回せざるを得なくなり、大きな電流ループが形成されます。これにより、PI（PDNインダクタンスの増加）とSI（EMIおよびクロストークの増加）の両方が劣化します。

電源レールノイズの信号回路への結合

電源レール上のノイズは、以下の方法で信号回路に結合します。(1) ICの電源除去比(PSRR)の制限 - 電源ノイズによって消費されるヘッドルームの1dBごとに、ICの信号出力に現れます。(2) 共通のGNDプレーンインピーダンス - 電源レールの電流過渡現象により、GNDプレーン抵抗の両端に電圧降下が発生し、信号トレース上のコモンモードノイズとして現れます。

参照連続性のためのステッチング経由

信号層が基準面間を遷移する際、信号ビアに隣接して配置されたステッチングビアは、リターンパスの連続性を維持し、インピーダンスの不連続性を防ぎます。実装の詳細については、当社の銅箔パターンおよびビアステッチングガイドを参照してください。

7) 製造前のPCB電源インテグリティ設計チェックリスト

この7ステップのチェックリストは、シリコン製造後のデバッグ中に確認される最も一般的なPI（プロセスイメージング）の不具合モードに対応しています。製造用のガーバーファイルを提出する前に、すべての重要なステップを完了してください。

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8）よくある質問

プリント基板設計における電源インテグリティと信号インテグリティの違いは何ですか？

信号完全性（SI）は、コンポーネント間で伝送されるデータ信号の品質に焦点を当て、I/Oトレース上のアイダイアグラムの開口、ジッタ、クロストークを測定します。電源完全性（PI）は、コンポーネントの電源ピンに供給されるDC電源電圧の品質に焦点を当て、PDNインピーダンス、電圧降下、リップルを測定します。これら2つの分野は相互に作用し、高速PCBの信頼性の高い動作を実現するためには、両方を合わせて設計する必要があります。

目標インピーダンスとは何ですか？また、どのように計算すればよいですか？

目標インピーダンスは、電源レールノイズを許容範囲内に抑えるために、あらゆる周波数において許容される最大PDNインピーダンスです。計算式は次のとおりです。Z _target = V _{ripple_allowed} / I _peak。1.0 Vのレールで、リップルが3%（30 mV）、ピーク電流が20 Aの場合、Z _target = 1.5 mΩとなります。この目標値は、DCから最速のスイッチング過渡現象の帯域幅（最新のプロセッサでは数百MHzになることが多い）まで、フラットに維持する必要があります。

IC1個あたり、デカップリングコンデンサはいくつ必要ですか？

各電源レールごとにZ_目標値を計算し、全周波数範囲でその目標値以下のインピーダンスを維持するようにコンデンサの種類と数量を選択します。周波数領域間のインピーダンスギャップを避けるため、レールごとに少なくとも3桁のコンデンサ値（例：10 µF、100 nF、10 nF）を使用してください。出発点として、電源ピンペアごとに100 nFと10 nFの0402 MLCCをそれぞれ1個ずつ使用し、PDNシミュレーションで検証します。

4層基板はDDR4メモリに必要な電力供給能力を十分に備えているでしょうか？

はい、慎重な設計を行えば可能です。GND-PWRプレーン間隔が4ミル以下で、DRAM電源ピンから5mm以内に適切なデカップリングが確保され、VRMが​​メモリ配列に近い場合、4層基板（信号層／GND層／電源層／信号層）でも3200MT/sのDDR4をサポートできます。DDR5は、PDNインピーダンス目標がより厳しくなるため、一般的に6層以上の積層構造でメリットが得られます。

ビア・イン・パッドは、デカップリングコンデンサの電力整合性を向上させることができるか？

はい。ビアインパッド方式では、コンデンサパッドとビア間の配線スタブインダクタンスが除去され、実装インダクタンスが0.5～2 nH低減されます。100 nFの0402 MLCCの場合、ビアインパッド方式では65～90 MHzのSRFが得られますが、隣接ビア配置では40～65 MHzとなります。ビアインパッド方式では、PCB製造コストが約15～25%増加し、ビアの充填と平坦化が必要です。製造要件については、ビアインパッドガイドをご覧ください。

Highleap Electronicsは、積層構造の選定から製造まで、PCBの電源インテグリティ設計をサポートします。当社のエンジニアリングチームは、対象となるプロジェクトに対し、製造前に電源インテグリティの問題を特定し、無料のPDN設計レビューを提供します。高速PCBに関するご要望については、お気軽にお問い合わせください。