PCB電源分配ネットワーク設計

電源分配ネットワーク（PDN）は、基板上のすべてのICに安定した電圧を供給するインフラストラクチャです。DCから数百MHzまでの目標インピーダンスを維持するPDNを設計するには、VRMの選択、コンデンサのサイズ決定、プレーン形状などについて体系的なアプローチが必要であり、これらはどれも直感だけで実現できるものではありません。

目次

1. PDNアーキテクチャと周波数領域
2. 目標インピーダンスの計算
3. VRMの選択とバルクコンデンサのサイズ決定
4. 平面容量とPDNシミュレーション
5. PDN測定、検証、およびよくある質問

このガイドでは、インピーダンス目標の設定からVRMの選定、コンデンサのサイズ決定、シミュレーション、製造後の検証まで、PCB電源分配ネットワークの設計プロセス全体を網羅しています。デカップリング配置やプレーン設計を含む、より広範な電源インテグリティフレームワークについては、メインのPCB電源インテグリティ設計ガイドを参照してください。

1. PDNアーキテクチャと周波数領域

完全なPDNは複数の物理領域にまたがり、それぞれの領域が全体のインピーダンスにインダクタンス、抵抗、および静電容量を寄与します。重要な点は、単一のコンポーネントや設計要素で全周波数範囲のインピーダンスを制御できないということです。各領域には支配的な周波数範囲があり、それぞれに個別の設計上の配慮が必要です。

PDNの帯域幅要件は、負荷が発生させる可能性のある最速の電流過渡現象によって決まります。

f_マックス = 0.5 / t_上昇
電流立ち上がり時間が 1 ns のプロセッサの場合: f_マックス = 500 MHz。
DDR5、6400 MT/s、エッジレート100 psの場合：f_マックス 5GHzまで拡張可能であり、パッケージとダイの容量管理を慎重に行う必要がある。

設計目標は、DCからf _{maxまで、Z < Z targetを継続的に維持することです。PDNインピーダンスがZ targetを}超える周波数ギャップは、対応するスイッチング周波数において、電圧降下、発振、または論理障害の潜在的な原因となります。

2. 目標インピーダンスの計算

目標インピーダンスは、PDN設計において最も重要な仕様です。これは、電圧リップル許容値を定量的なインピーダンス予算に変換し、すべての部品選定とレイアウト決定において満たさなければならない条件となります。

Z_{ターゲット} =（V_供給 × リップル）/ I_ピーク
V_供給: 公称供給電圧 | リップル%: 最大許容リップル率 | I_ピークICデータシートからのピーク瞬間電流

これらの数値は、PDN要件の極めて幅広い範囲を示しています。0.1 mΩのGPUコアレールを実現するには、ほぼ完璧なPDNが求められます。PCBスタックアップ、VRM出力インピーダンス、ビアアレイにおける1ミリオームの寄生インダクタンスでも、測定可能な影響が生じます。レイアウトを開始する前にこれらの目標値を正しく設定することで、コストのかかる再設計を回避できます。

ICのデータシートでは、ピーク_電流は最大供給電流、ピーク動作電流、またはアプリケーションセクションの過渡電流波形として記載されています。FPGAやプロセッサの場合、ベンダーの電力推定ツール（Xilinx Power Estimator、Intel VIDなど）を使用すると、データシートの最大値よりも正確な値が得られます。値が不明な場合は、動作中のシステムで電流プローブを使用してVRM出力電流を測定し、最悪の動作を想定して20～30%のマージンを追加してください。

3. VRMの選定とバルクコンデンサのサイズ決定

VRMは、DCからフィードバックループ帯域幅まで、PDNインピーダンスを支配します。ループ帯域幅以下では、VRMが​​出力をアクティブに制御し、ミリΩオーダーのインピーダンスを示します。クロスオーバー周波数ではインピーダンスがピークに達します。これは、管理すべき最も重要な遷移です。ループ帯域幅を超えると、VRMの出力インピーダンスが上昇し、バルクコンデンサが支配的になります。

20～30Aを超える大電流レールには、マルチフェーズVRM構成が必要です。複数のフェーズがスイッチングサイクルを交互に実行することで、出力電流リップルをフェーズ数に比例して低減し、より小型の出力インダクタの使用を可能にし、熱負荷を複数のパワーデバイスに分散させることができます。200A以上の電源を必要とするAIアクセラレータ基板では、8～16フェーズのVRM設計が標準となっています。

バルクコンデンサのサイズ選定

バルクコンデンサは、VRMループ帯域幅とセラミックデカップリングが作用する周波数範囲との間のインピーダンスギャップを埋めます。VRMクロスオーバーでインピーダンスがZ_{ターゲットを}超えるのを防ぐための最小バルク容量は次のとおりです。

C_バルク = 1 / (2π × f_{クロスオーバー} × Z_{ターゲット})
例：Z_{ターゲット} = 5 mΩ、f_{クロスオーバー} = 200 kHz → C_バルク = 159 µF以上

高速デジタル設計においては、低ESR、低ESL、そして周波数と温度に対する安定した静電容量特性を兼ね備えた大型MLCCアレイが好まれます。例えば、100μFのMLCCを1個と10μFのMLCCを複数個並列接続するなど、複数のMLCCを並列接続することで、単一の大型コンデンサ（10μFまたは10μF）よりも広い有効デカップリング帯域幅が得られます。

4. 平面容量とPDNシミュレーション

プリント基板の銅プレーンは、隣接する電源プレーンとグランドプレーンの間に分布容量を示します。このプレーン容量は100MHz以上の周波数で有効になります。これは、個別のコンデンサが誘導性となり、PDNのデカップリングに寄与しなくなる周波数帯とまさに一致します。

C_飛行機 =ε₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = 重なり合う平面の面積 (m²) | d = 誘電体の厚さ (m)
例：100×100 mm基板、GNDプレーンとPWRプレーンの間に4 mil FR-4 → C_飛行機 約3.8 nF

3.8 nF は絶対値としては小さいですが、基板全体に均一に分布しており、高周波では非常に低いインダクタンスを示します。プレーン容量を最大化するには、GND プレーンと PWR プレーンの間に 3～4 mil のプリプレグを使用し (10 mil 以上のコアは使用しない)、銅箔の重なり合う面積を最大化し、不要なプレーンの切り欠きを避け、 100 MHz 以上で Z_{ターゲットが 5 mΩ 未満の基板には、高 ε r}埋め込み容量材料 (Sanmina C-Ply など)を検討してください。これらの材料を使用すると、プレーン容量を標準の FR-4 の 100 倍に増やすことができます。

PDNシミュレーション手法

PDNシミュレーションは、設計されたネットワークが製造前に目標インピーダンスを達成していることを検証します。実際には、精度が高い順に3つのアプローチが用いられています。

• スプレッドシートベースの集中定数モデル： PDNセグメントを直列RLCネットワークとしてモデル化します。高速で主要な設計上の問題点を特定できますが、平面共振や空間効果は考慮されていません。初期のVRM選定や、バルクコンデンサ数の概算に最適です。
• SパラメータPDNシミュレーション (Ansys SIwave、Cadence Sigrity、HyperLynx PI): PCBプレーンの完全なEMシミュレーション。プレーン共振ピーク、反共振ヌル、プレーン分割の影響、およびコンデンサ配置の最適化を捉えます。Zの場合に必要です。_{ターゲット} 10 mΩ未満です。
• 時間領域シミュレーション： IBISパワーモデルまたは実測波形から得られる現実的なIC電流プロファイルを使用します。実際のスイッチング条件下での電圧降下を直接予測します。最悪ケースのサインオフ解析において最も正確な方法です。

5. PDNの測定、検証、およびよくある質問

PCB製造後、システム全体の組み立て前にPDNインピーダンスを検証し、シミュレーション結果がハードウェアで実現されていることを確認してください。シミュレーションと測定値の不一致は、多くの場合、コンポーネントモデルの不正確さ、ビアやコネクタにおけるモデル化されていない寄生インダクタンス、または実際の誘電特性によってずれた平面共振に起因します。

1ポートVNA測定

VRMとデカップリングコンデンサを実装し、ICを取り外した状態で、IC電源ピンの位置でS11を測定します。S11はインピーダンスに変換されます。

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω（VNAポートインピーダンス）。Z < 100 mΩの場合は、低インピーダンス値での精度を向上させるために、2ポートシャントスルー測定を使用してください。

時間領域検証

システムを完全に組み立てた状態で、フル動作負荷時にICの電源ピンに電源レールプローブ（帯域幅20MHz以上、1GHz以上推奨）を接続します。以下の点を確認してください。ピークツーピーク電圧リップルが許容リップルバジェット内であること。過渡電圧降下が最小動作電圧仕様を超えていないこと。スイッチングレギュレータのリップル周波数が観測され、振幅が想定範囲内であること。

よくある質問

PDNインピーダンスに反共振ピークが生じる原因は何ですか？

反共振ピークは、あるコンデンサタイプのインピーダンス（そのSRFを超えると誘導性になる）と次のコンデンサタイプのインピーダンス（依然として容量性）が交差する箇所で発生します。この交点ではインピーダンスが相殺されるのではなく加算されるため、Z_{ターゲットを}超えるピークが発生する可能性があります。これを抑制するには、わずかに異なる値のコンデンサを使用して共振周波数を広げたり、抵抗減衰コンデンサを並列に追加したり、クロスオーバー周波数でより高いESRを持つコンデンサタイプを選択したりする方法があります。

フェライトビーズを使ってPDNセクションを分離することはできますか？

フェライトビーズは、10～100MHz以上の周波数帯域におけるデジタルスイッチングノイズから、高感度なアナログ電源またはRF電源を分離するのに適しています。ただし、高電流デジタル電源経路にフェライトビーズを直列に接続しないでください。フェライトビーズのインピーダンスは負荷時に大きな電圧降下を引き起こし、非線形特性によりVRMの不安定性を招く可能性があります。

VRMのフェーズ数はいくつ必要ですか？

標準的な集積型FET VRM設計の場合、1相あたり10～15Aが一般的な目安です。60AのCPUレールには4～6相を使用します。200A以上のGPUまたはAIアクセラレータレールには、12～16相が一般的です。相数を増やすことで出力リップルを低減し、インダクタを小型化でき、過渡応答帯域幅を向上させることができますが、コントローラとFETの数を増やす必要が生じます。

関連する電源インテグリティに関するトピックについては、デカップリングコンデンサの配置、電源プレーン設計技術、同時スイッチングノイズ低減、多層PCBスタックアップ設計に関するガイドをご覧ください。Highleap Electronicsは、PDN設計レビューと高速PCB製造サービスを提供しています。プロジェクトの見積もりをご依頼ください。