Projekt sieci dystrybucji zasilania PCB

Sieć dystrybucji zasilania (PDN) to infrastruktura, która dostarcza stabilne napięcie do każdego układu scalonego na płytce. Zaprojektowanie sieci PDN, która utrzymuje docelową impedancję od DC do kilkuset MHz, wymaga systematycznego podejścia do doboru VRM, rozmiaru kondensatorów i geometrii płaszczyzny – a żadnego z tych elementów nie da się osiągnąć wyłącznie intuicyjnie.

Spis treści

1. Architektura PDN i obszary częstotliwości
2. Obliczanie impedancji docelowej
3. Wybór VRM i dobór wielkości kondensatorów masowych
4. Symulacja pojemności płaszczyzny i PDN
5. Pomiary, walidacja i FAQ dotyczące sieci PDN

Niniejszy przewodnik obejmuje cały proces projektowania sieci dystrybucji zasilania PCB — od definiowania docelowych wartości impedancji, przez dobór VRM, dobór wielkości kondensatorów, symulację, po walidację poprodukcyjną. Aby zapoznać się z szerszym zakresem integralności zasilania, w tym z rozmieszczeniem elementów odsprzęgających i projektowaniem płaszczyzn, zapoznaj się z głównym przewodnikiem projektowania integralności zasilania PCB.

1. Architektura PDN i obszary częstotliwości

Pełna sieć PDN obejmuje wiele domen fizycznych, z których każda wnosi indukcyjność, rezystancję i pojemność do całkowitej impedancji. Kluczową kwestią jest to, że żaden pojedynczy komponent ani element konstrukcyjny nie kontroluje impedancji w całym zakresie częstotliwości. Każda domena ma charakterystyczny zakres częstotliwości, w którym dominuje, i każda wymaga niezależnej uwagi projektowej.

Wymagania dotyczące przepustowości sieci PDN są ustalane na podstawie najszybszego prądu przejściowego, jaki może wytworzyć obciążenie:

f_max = 0.5 / t_rosnąć
Dla procesora z czasem narastania prądu 1 ns: f_max = 500 MHz.
Dla DDR5 o przepustowości 6400 MT/s i szybkości transmisji 100 ps: f_max rozciąga się do 5 GHz, co wymaga starannego zarządzania obudową i pojemnością rdzenia.

Celem projektu jest ciągłe utrzymanie _{wartości docelowej} Z < Z od DC do fmax _. Każda przerwa częstotliwości, w której impedancja PDN przekracza _{wartość docelową} Z, jest potencjalnym źródłem spadku napięcia, oscylacji lub awarii logicznej przy odpowiedniej częstotliwości przełączania.

2. Obliczanie impedancji docelowej

Impedancja docelowa to najważniejsza specyfikacja projektu PDN. Przelicza ona tolerancję tętnień napięcia na ilościowy budżet impedancji, który musi być spełniony przy każdym wyborze komponentów i decyzji dotyczącej układu.

Z_cel = (V_Dostawa × (falowanie%) / I_szczyt
V_Dostawa: nominalne napięcie zasilania | tętnienia%: maksymalny dopuszczalny ułamek tętnień | I_szczyt: szczytowy prąd chwilowy z karty katalogowej układu scalonego

Te liczby ilustrują ekstremalny zakres wymagań PDN. Szyna rdzenia GPU o rezystancji 0.1 mΩ wymaga niemal idealnej sieci PDN — każdy miliom indukcyjności pasożytniczej w układzie PCB, impedancji wyjściowej VRM lub układzie przelotek ma mierzalny wpływ. Prawidłowe określenie tych celów przed rozpoczęciem projektowania zapobiega kosztownym ponownym rozruchom.

_{Wartość szczytowa} I pojawia się w karcie katalogowej układu scalonego jako maksymalny prąd zasilania, szczytowy prąd roboczy lub jako przebiegi prądu przejściowego w sekcji aplikacji. W przypadku układów FPGA i procesorów, narzędzia do szacowania poboru mocy oferowane przez producentów (Xilinx Power Estimator, Intel VID) podają wartości dokładniejsze niż wartości maksymalne podane w karcie katalogowej. Jeśli wartość nie jest dostępna, należy zmierzyć prąd wyjściowy VRM sondą prądową w działającym systemie i dodać 20–30% marginesu na najgorszy scenariusz.

3. Wybór modułu VRM i rozmiarów kondensatorów masowych

VRM dominuje nad impedancją PDN od DC do pasma sprzężenia zwrotnego. Poniżej pasma pętli VRM aktywnie reguluje wyjście, prezentując impedancję rzędu miliomów. Przy częstotliwości podziału impedancja osiąga wartości szczytowe – jest to najbardziej krytyczny moment do opanowania. Powyżej pasma pętli impedancja wyjściowa VRM rośnie, a jej rolę przejmują kondensatory.

Szyny wysokoprądowe powyżej 20–30 A wymagają wielofazowych konfiguracji VRM. Cykle przełączania wielu faz przeplatają się, zmniejszając tętnienia prądu wyjściowego o współczynnik równy liczbie faz, umożliwiając stosowanie mniejszych cewek wyjściowych i rozkładając obciążenie cieplne na wiele urządzeń zasilających. W przypadku płytek PCB akceleratorów AI wymagających zasilania 200 A lub więcej, standardem są konstrukcje VRM 8–16-fazowe.

Rozmiarowanie kondensatorów masowych

Kondensatory objętościowe niwelują różnicę impedancji między pasmem pasma VRM a zakresem częstotliwości, w którym działa odsprzęganie ceramiczne. Minimalna pojemność objętościowa, która zapobiega wzrostowi impedancji powyżej _{wartości docelowej} Z w punkcie zwrotnicy VRM, wynosi:

C_objętość = 1 / (2π × f_Zwrotnice × Z_cel)
Przykład: Z_cel = 5 mΩ, f_Zwrotnice = 200 kHz → C_objętość = minimum 159 µF

W przypadku szybkich projektów cyfrowych preferowane są duże matryce MLCC ze względu na połączenie niskiego ESR, niskiego ESL oraz stabilnej pojemności w funkcji częstotliwości i temperatury. Równoległy układ wielu kondensatorów MLCC – na przykład jeden o pojemności 100 µF równolegle z kilkoma o pojemności 10 µF – zapewnia szersze efektywne pasmo odsprzęgania niż pojedynczy duży kondensator o dowolnej wartości.

4. Pojemność płaska i symulacja PDN

Miedziane warstwy PCB charakteryzują się rozproszoną pojemnością między sąsiednimi warstwami zasilania i masy. Pojemność ta jest efektywna powyżej 100 MHz – dokładnie tam, gdzie kondensatory dyskretne stają się indukcyjne i nie przyczyniają się już do odsprzęgania PDN.

C_samolot = ε₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = powierzchnia nakładającej się płaszczyzny (m²) | d = grubość dielektryka (m)
Przykład: płytka 100×100 mm, 4 mil FR-4 pomiędzy płaszczyznami GND i PWR → C_samolot ≈ 3.8 nF

Chociaż 3.8 nF to niewielka wartość bezwzględna, jest ona równomiernie rozłożona na całej powierzchni płytki i charakteryzuje się bardzo niską indukcyjnością przy wysokich częstotliwościach. Aby zmaksymalizować pojemność płaszczyzny: należy użyć prepregu o grubości 3–4 mil między płaszczyznami GND i PWR (a nie rdzenia o grubości powyżej 10 mil); zmaksymalizować nakładające się obszary miedzi i uniknąć niepotrzebnych wycięć w płaszczyznach; oraz rozważyć materiały o wysokiej pojemności wbudowanej _εr (takie jak Sanmina C-Ply) dla płytek z _targetem Z poniżej 5 mΩ powyżej 100 MHz — materiały te mogą zwiększyć pojemność płaszczyzny 100-krotnie w porównaniu ze standardowym FR-4.

Metody symulacji PDN

Symulacja PDN weryfikuje, czy zaprojektowana sieć osiąga docelową impedancję przed jej wytworzeniem. W praktyce stosuje się trzy podejścia, w kolejności rosnącej dokładności:

• Model skupiony oparty na arkuszu kalkulacyjnym: Modeluje segmenty PDN jako szeregowe sieci RLC. Szybko i identyfikuje główne problemy projektowe, ale pomija rezonanse płaszczyzn i efekty przestrzenne. Najlepiej nadaje się do wstępnego wyboru VRM i szacowania liczby kondensatorów.
• Symulacja PDN z parametrami S (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Pełna symulacja elektromagnetyczna płaszczyzn PCB. Rejestruje szczyty rezonansowe płaszczyzn, zera antyrezonansowe, wpływ podziałów płaszczyzn i optymalizację rozmieszczenia kondensatorów. Wymagane, gdy Z_cel jest poniżej 10 mΩ.
• Symulacja w dziedzinie czasu: Wykorzystuje realistyczne profile prądu IC z modeli mocy IBIS lub zmierzonych przebiegów. Zapewnia bezpośrednie prognozy spadku napięcia w rzeczywistych warunkach przełączania. Najdokładniejsza metoda analizy najgorszych przypadków.

5. Pomiary, walidacja i często zadawane pytania dotyczące sieci PDN

Po wykonaniu płytki PCB należy zweryfikować impedancję PDN przed pełnym montażem systemu, aby potwierdzić, że wyniki symulacji są osiągane sprzętowo. Rozbieżności między symulacją a pomiarami najczęściej wynikają z niedokładnych modeli komponentów, niemodelowanej indukcyjności pasożytniczej w przelotkach lub złączach lub rezonansów płaszczyzn przesuniętych przez rzeczywiste właściwości dielektryczne.

Pomiar VNA 1-portowy

Zmierz S11 w miejscu styku zasilania układu scalonego IC, z zamontowanym VRM i kondensatorami odsprzęgającymi, po wyjęciu układu scalonego IC. S11 konwertuje na impedancję:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (impedancja portu VNA). Dla Z < 100 mΩ należy zastosować pomiar przelotowy z 2 portami, aby zwiększyć dokładność przy niskich wartościach impedancji.

Walidacja w dziedzinie czasu

Po całkowitym zmontowaniu systemu, należy użyć sondy szyny zasilania (minimalne pasmo 20 MHz, preferowane 1 GHz) na pinie zasilania układu scalonego IC pod pełnym obciążeniem roboczym. Należy sprawdzić: czy tętnienia napięcia międzyszczytowego mieszczą się w dopuszczalnym zakresie; czy spadek napięcia przejściowego nie przekracza minimalnego napięcia roboczego; czy częstotliwość tętnień regulatora impulsowego jest widoczna i mieści się w oczekiwanej amplitudzie.

Najczęściej zadawane pytania

Co jest przyczyną antyrezonansowego piku impedancji PDN?

Pik antyrezonansowy występuje w miejscu, w którym impedancja jednego typu kondensatora (stająca się indukcyjna powyżej swojego współczynnika SRF) przecina impedancję kolejnego typu kondensatora (nadal pojemnościowego). Na tym przecięciu impedancje sumują się zamiast się znosić, tworząc pik, który może przekroczyć _{docelową wartość} Z. Można go stłumić, stosując kondensatory o nieco innych wartościach, aby rozproszyć częstotliwość rezonansową, dodając równolegle rezystancyjne kondensatory tłumiące lub wybierając typy kondensatorów o wyższym współczynniku ESR przy częstotliwości podziału.

Czy mogę użyć koralików ferrytowych do izolowania odcinków PDN?

Koraliki ferrytowe nadają się do izolowania wrażliwych szyn analogowych lub RF od szumów przełączania cyfrowego powyżej 10–100 MHz. Nie należy stosować koralików ferrytowych szeregowo z cyfrowymi ścieżkami zasilania o dużym natężeniu prądu — ich impedancja powoduje znaczny spadek napięcia pod obciążeniem, a nieliniowe zachowanie może prowadzić do niestabilności VRM.

Ile faz VRM potrzebuję?

Ogólne wytyczne to 10–15 A na fazę dla standardowych projektów zintegrowanego układu VRM z tranzystorami polowymi (FET). Dla szyny procesora 60 A należy użyć 4–6 faz. Dla szyn akceleratorów GPU lub AI o natężeniu 200 A+, typowo stosuje się 12–16 faz. Więcej faz zmniejsza tętnienia wyjściowe, pozwala na zastosowanie mniejszych cewek indukcyjnych i poprawia przepustowość odpowiedzi przejściowej kosztem większej liczby sterowników i tranzystorów polowych (FET).

W celu zapoznania się z powiązanymi tematami dotyczącymi integralności zasilania, zapoznaj się z naszymi poradnikami dotyczącymi rozmieszczenia kondensatorów odsprzęgających , technik projektowania płaszczyzn zasilania , redukcji szumów przy jednoczesnym przełączaniu oraz projektowania wielowarstwowych płytek PCB . Firma Highleap Electronics oferuje przegląd projektów PDN i szybką produkcję płytek PCB. Zapytaj o wycenę swojego projektu.