Progettazione della rete di distribuzione dell'alimentazione del PCB

La rete di distribuzione dell'alimentazione (PDN) è l'infrastruttura che fornisce una tensione stabile a ogni circuito integrato presente sulla scheda. Progettare una PDN che mantenga l'impedenza target da CC a diverse centinaia di MHz richiede un approccio sistematico alla selezione del VRM, al dimensionamento dei condensatori e alla geometria del piano di massa, aspetti che non possono essere gestiti solo intuitivamente.

Sommario

1. Architettura PDN e regioni di frequenza
2. Calcolo dell'impedenza target
3. Selezione del VRM e dimensionamento dei condensatori di massa
4. Simulazione della capacità piana e della rete di distribuzione dell'alimentazione (PDN)
5. Misurazione, convalida e domande frequenti (FAQ) del PDN

Questa guida illustra l'intero processo di progettazione della rete di distribuzione dell'alimentazione del PCB, dalla definizione dei target di impedenza alla selezione del VRM, al dimensionamento dei condensatori, alla simulazione e alla validazione post-produzione. Per un quadro più ampio sull'integrità dell'alimentazione, inclusi il posizionamento dei disaccoppiatori e la progettazione del piano di alimentazione, consultare la guida principale alla progettazione dell'integrità dell'alimentazione del PCB.

1. Architettura PDN e regioni di frequenza

Una rete di distribuzione dell'impedenza (PDN) completa si estende su più domini fisici, ognuno dei quali contribuisce con induttanza, resistenza e capacità all'impedenza complessiva. L'aspetto fondamentale è che nessun singolo componente o elemento di progettazione controlla l'impedenza sull'intera gamma di frequenze. Ogni dominio ha una gamma di frequenze caratteristica in cui predomina e ognuno richiede un'attenzione progettuale specifica.

Il requisito di larghezza di banda della rete di distribuzione dell'alimentazione (PDN) è determinato dalla corrente transitoria più rapida che il carico può produrre:

f_max = 0.5 / t_salire
Per un processore con tempo di salita della corrente di 1 ns: f_max = 500 MHz.
Per DDR5 a 6400 MT/s con velocità di transizione di 100 ps: f_max si estende fino a 5 GHz, richiedendo un'attenta gestione della capacità del package e del die.

L'obiettivo di progettazione è mantenere Z < Z _target in modo continuo da DC fino a f _max . Qualsiasi intervallo di frequenza in cui l'impedenza PDN supera Z _target è una potenziale fonte di caduta di tensione, oscillazione o guasto logico alla corrispondente frequenza di commutazione.

2. Calcolo dell'impedenza target

L'impedenza target è la specifica di progettazione più importante in assoluto per le reti di distribuzione dell'alimentazione (PDN). Converte la tolleranza di ondulazione della tensione in un budget di impedenza quantitativo che ogni scelta di componenti e decisione di layout deve soddisfare.

Z_bersaglio = (V_fornire × increspatura%) / I_picco
V_fornire: tensione di alimentazione nominale | ripple%: frazione di ripple massima consentita | I_picco: corrente istantanea di picco dal datasheet del circuito integrato

Questi valori illustrano l'estrema variabilità dei requisiti PDN. Un'impedenza di alimentazione del core della GPU di 0.1 mΩ richiede un PDN pressoché perfetto: ogni milliohm di induttanza parassita nello stackup del PCB, nell'impedenza di uscita del VRM o nell'array di via ha un impatto misurabile. Raggiungere questi obiettivi prima di iniziare il layout evita costose riprogettazioni.

Il _{valore di picco} compare nel datasheet del circuito integrato come corrente di alimentazione massima, corrente di picco operativa o come forme d'onda di corrente transitoria nella sezione relativa all'applicazione. Per FPGA e processori, gli strumenti di stima della potenza forniti dai produttori (Xilinx Power Estimator, Intel VID) offrono valori più precisi rispetto ai valori massimi indicati nel datasheet. Se non è disponibile alcun valore, misurare la corrente di uscita del VRM con una sonda di corrente su un sistema funzionante e aggiungere un margine del 20-30% per il funzionamento nel caso peggiore.

3. Selezione del VRM e dimensionamento dei condensatori di massa

Il VRM domina l'impedenza della rete di alimentazione (PDN) dalla corrente continua fino alla larghezza di banda del suo anello di retroazione. Al di sotto della larghezza di banda dell'anello, il VRM regola attivamente l'uscita, presentando un'impedenza nell'ordine dei milliohm. Alla frequenza di crossover, l'impedenza raggiunge il picco: questa è la transizione più critica da gestire. Al di sopra della larghezza di banda dell'anello, l'impedenza di uscita del VRM aumenta e i condensatori di filtro prendono il sopravvento.

Le linee di alimentazione ad alta corrente superiori a 20-30 A richiedono configurazioni VRM multifase. Le fasi multiple alternano i loro cicli di commutazione, riducendo l'ondulazione della corrente di uscita di un fattore pari al numero di fasi, consentendo l'utilizzo di induttori di uscita più piccoli e distribuendo il carico termico su più dispositivi di potenza. Per i PCB degli acceleratori di intelligenza artificiale che richiedono alimentazioni superiori a 200 A, i progetti VRM a 8-16 fasi sono standard.

Dimensionamento dei condensatori in massa

I condensatori di volume colmano il divario di impedenza tra la larghezza di banda del circuito VRM e la gamma di frequenza in cui subentra il disaccoppiamento ceramico. La capacità di volume minima necessaria per impedire che l'impedenza superi il _{valore target} Z al crossover del VRM è:

C_massa = 1 / (2π × f_Crossover × Z_bersaglio)
Esempio: Z_bersaglio = 5 mΩ, f_Crossover = 200 kHz → C_massa = 159 µF minimo

Per i progetti digitali ad alta velocità, si preferiscono array di MLCC di grandi dimensioni grazie alla loro combinazione di bassa ESR, bassa ESL e capacità stabile in funzione della frequenza e della temperatura. Un array parallelo di MLCC di diversi valori, ad esempio un condensatore da 100 µF in parallelo con diversi da 10 µF, offre una larghezza di banda di disaccoppiamento effettiva maggiore rispetto a un singolo condensatore di grandi dimensioni di uno solo dei due valori.

4. Capacità piana e simulazione PDN

I piani di rame dei PCB presentano una capacità distribuita tra i piani di alimentazione e di massa adiacenti. Questa capacità di piano è efficace al di sopra dei 100 MHz, esattamente dove i condensatori discreti diventano induttivi e non contribuiscono più al disaccoppiamento della rete di alimentazione.

C_piano =₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = area del piano sovrapposto (m²) | d = spessore del dielettrico (m)
Esempio: scheda 100×100 mm, FR-4 da 4 mil tra i piani GND e PWR → C_piano ≈ 3.8 nF

Sebbene 3.8 nF sia un valore piccolo in termini assoluti, è distribuito uniformemente sull'intera area del circuito stampato e presenta un'induttanza molto bassa alle alte frequenze. Per massimizzare la capacità del piano: utilizzare un prepreg da 3-4 mil tra i piani GND e PWR (non un nucleo da 10+ mil); massimizzare l'area di rame sovrapposta ed evitare ritagli non necessari del piano; e considerare materiali con elevata capacità incorporata _εr (come Sanmina C-Ply) per circuiti stampati con Z _target inferiore a 5 mΩ sopra i 100 MHz: questi materiali possono aumentare la capacità del piano di 100 volte rispetto al FR-4 standard.

Metodi di simulazione PDN

La simulazione PDN convalida che la rete progettata raggiunga l'impedenza target prima della fabbricazione. In pratica si utilizzano tre approcci, in ordine crescente di accuratezza:

• Modello a parametri concentrati basato su fogli di calcolo: Modella i segmenti PDN come reti RLC in serie. È veloce e identifica i principali problemi di progettazione, ma non rileva le risonanze planari e gli effetti spaziali. Ideale per la selezione iniziale del VRM e la stima del numero di condensatori di massa.
• Simulazione PDN con parametri S (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Simulazione EM completa dei piani PCB. Cattura i picchi di risonanza del piano, i nulli di anti-risonanza, l'effetto delle divisioni del piano e l'ottimizzazione del posizionamento dei condensatori. Richiesto quando Z_bersaglio è inferiore a 10 mΩ.
• Simulazione nel dominio del tempo: Utilizza profili di corrente IC realistici derivati ​​da modelli di potenza IBIS o da forme d'onda misurate. Fornisce previsioni dirette della caduta di tensione in condizioni di commutazione reali. Il metodo più accurato per l'analisi di validazione nel caso peggiore.

5. Misurazione, convalida e domande frequenti (FAQ) relative alla PDN (Pharmaceutical Data Network).

Dopo la fabbricazione del PCB, verificare l'impedenza della rete di distribuzione dell'alimentazione (PDN) prima dell'assemblaggio completo del sistema per confermare che i risultati della simulazione siano ottenuti nell'hardware. Le discrepanze tra simulazione e misurazione derivano più comunemente da modelli di componenti imprecisi, induttanza parassita non modellata nei via o nei connettori, o risonanze planari spostate dalle proprietà dielettriche reali.

Misurazione VNA a 1 porta

Misurare S11 nel punto in cui si trova il pin di alimentazione del circuito integrato, con i condensatori VRM e di disaccoppiamento installati e il circuito integrato rimosso. S11 si converte in impedenza:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (impedenza della porta VNA). Per Z < 100 mΩ, utilizzare la misurazione shunt-through a 2 porte per una maggiore precisione a bassi valori di impedenza.

Validazione nel dominio del tempo

Con il sistema completamente assemblato, utilizzare una sonda di alimentazione (larghezza di banda minima di 20 MHz, preferibilmente 1 GHz) sul pin di alimentazione del circuito integrato a pieno carico. Verificare che: l'ondulazione della tensione picco-picco rientri nel budget di ondulazione consentito; nessun calo transitorio superi la specifica minima di tensione operativa; e la frequenza di ondulazione del regolatore switching sia visibile e rientri nell'ampiezza prevista.

Domande frequenti

Quali sono le cause di un picco di antirisonanza nell'impedenza della rete di distribuzione del DNA (PDN)?

Un picco di antirisonanza si verifica quando l'impedenza di un tipo di condensatore (che diventa induttiva al di sopra della sua frequenza di risonanza specifica) interseca l'impedenza del tipo di condensatore successivo (ancora capacitivo). In questo punto di intersezione, le impedenze si sommano anziché annullarsi, creando un picco che può superare il _{valore target} di Z. Per sopprimerlo, è possibile utilizzare condensatori con valori leggermente diversi per distribuire la frequenza di risonanza, aggiungere condensatori di smorzamento resistivo in parallelo o scegliere tipi di condensatori con una maggiore ESR alla frequenza di crossover.

Posso utilizzare perline di ferrite per isolare sezioni del PDN?

Le perline di ferrite sono adatte per isolare le linee analogiche o RF sensibili dal rumore di commutazione digitale al di sopra di 10-100 MHz. Non utilizzare perline di ferrite in serie con percorsi di alimentazione digitali ad alta corrente: la loro impedenza provoca una significativa caduta di tensione sotto carico e il comportamento non lineare può causare instabilità del VRM.

Di quante fasi VRM ho bisogno?

In generale, per i progetti VRM FET integrati standard, si consigliano 10-15 A per fase. Per un rail della CPU da 60 A, si utilizzano 4-6 fasi. Per i rail delle GPU o degli acceleratori AI da 200 A in su, in genere si utilizzano 12-16 fasi. Un maggior numero di fasi riduce l'ondulazione in uscita, consente l'utilizzo di induttori più piccoli e migliora la larghezza di banda della risposta ai transitori, a scapito di un maggior numero di controller e FET.

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