10層ブラインドのPCB埋め込みコストを削減

10層ブラインド埋め込みビア基板のコストはしばしば誤解されています。ほとんどの価格に関する議論は「10層は8層よりコストが高い」というだけで終わってしまい、実際にその差を生み出す具体的な設計上の決定事項が説明されていません。実際には、埋め込みビアの種類、SerDes信号の完全性を確保するためのバックドリル加工、電源プレーンの配線アーキテクチャ、および内部コア材料のグレードはそれぞれ独立した選択肢であり、それぞれがコストを大幅に増減させます。これら4つの領域すべてにおいて最大仕様をデフォルトとする設計は、同じ配線決定をターゲット最適化によって行う設計よりも2～3倍のコストがかかる可能性があります。このガイドでは、各コスト要因を詳細に分析し、エンジニアリング上のトレードオフを説明し、電気的性能を損なうことなく最大のコスト削減が可能な箇所を特定します。

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1) 10層HDIのコストを層数以外に実際に左右する要因とは？

1.1 価格を動かす4つの決定

層数はコスト要因の一つではあるが、最も重要な要因ではない。10層HDIの価格に最も大きな影響を与える4つの設計上の決定事項を、影響の大きい順に概ね挙げると以下のようになる。

• 決定により埋葬される（タイプI対タイプIII）： インナーコアに埋め込みビアを追加すると、ラミネーションサイクルが1～3回増え、タイプI相当品と比較してプロトタイプの価格が40～100%以上上昇する可能性があります（参考値 - 実際の影響は異なります）。ほとんどの10層HDI設計では埋め込みビアは不要です。製造前にこの点を確認することが、最も費用対効果の高いコスト最適化策となります。
• 高速信号のためのバックドリル加工： バックドリル加工は、約10Gbpsを超えるSerDesインターフェースにおいてのみ電気的に意味を持ちます。PCIe Gen3やDDR4設計でバックドリル加工を指定すると、製造コストが増加するだけで、測定可能な信号特性の向上は得られません。適切な判断を下すには、バックドリル加工をデフォルトの予防策として適用するのではなく、特定の積層厚におけるスタブ共振によるモデリングを行う必要があります。
• 内部コア層の材質グレード： 10層HDIにおいて、外側の信号層のみが高周波配線であるにもかかわらず、10層すべてにプレミアム低損失ラミネート（Megtron 6、I-Tera MT40）を指定することは、最も一般的な過剰仕様です。プレミアムな外側ビルドアップ層と標準的な高Tg FR-4インナーコアというハイブリッドスタックアップは、大幅に低い材料コストで、フルプレミアムの電気的性能の88～92%を実現します（参考）。
• 電源プレーンルーティングアーキテクチャ： 電源プレーン間にスルーホールビアではなく埋め込みビアを使用すると、すべての信号ルーティングがタイプIで実現できる場合でも、タイプIからタイプIIIの処理への移行が強制されます。対称的な電源プレーン配置により、このコスト要因は完全に解消されます。

1.2 10層構造が層数の増加から予想されるよりもコストが低い理由

8層HDI設計に2つの内層を追加すると、試作品段階ではコストが通常25～40%増加しますが、これは層ごとのコストを直線的に計算するモデルが示唆するよりも低い増加率です。その理由は、HDIにおける主要なコスト要因はラミネーションサイクル数とレーザー穴あけ設定であり、これらは同じHDIタイプで標準的な内層を追加しても変化しないためです。限界コストは材料費とイメージング時間のみとなります。

つまり、配線密度が本当に容量増加を必要とする場合、8層タイプIから10層タイプIに移行する方が、8層タイプIから8層タイプIIに移行するよりも費用対効果が高い場合が多いということです。同じHDIタイプで層数を増やす方が、より高いHDIタイプで同じ層数にするよりもコストが低くなります。スタックアップタイプ別の8層HDI価格の比較については、「8層ブラインド埋め込み型PCBの価格内訳」を参照してください。

1.3 タイプIとタイプIII：10層HDIにおける埋め込みビアの決定

10層HDI設計において、最も重要なコスト決定は、内層埋め込みビアが実際に必要かどうかです。これは品質に関する決定ではなく、配線アーキテクチャに関する決定です。つまり、スルーホールビアでは実現できない、隣接しない層間の内層ビアによる遷移が信号経路に本当に必要かどうかによって判断すべきです。

参考値：価格倍率は概算であり、工場、基板サイズ、設計仕様によって異なります。すべての数値は相対的な比較のみを目的としており、実際の価格についてはガーバーデータをご提出ください。

HighleapのDFM（製造性設計）の経験では、タイプIIIとして提出された設計の約60～70%は、積層構造のレビュー後、タイプIまたはタイプIIでルーティングの目的を達成でき、製造開始前に1～3回の積層工程を削減できます。

2) バックドリリング：ハイレイヤーHDIに特有の信号完全性コスト決定

2.1 10層目ではビアスタブがより重要になる理由

10層基板上でスルーホールビアがL1とL5を接続する場合、バレルは未使用のスタブとしてL6～L10まで続きます。このスタブは伝送線路共振器として機能し、スタブ長が1/4波長となる周波数でエネルギーを反射します。FR-4（εr ≈ 4.3）の0.8mmスタブは、約28GHzで最初の共振ヌル点を持ちます。

10層になると、基板が物理的に厚くなり、スタブが長くなり、共振周波数が低くなるため、問題はより深刻になります。これは、現代の高速インターフェースの動作範囲に近づくためです。

2.2 バックドリリング vs. ブラインドビア：適切なアプローチの選択

10層HDI基板上のスタブ共振を除去する方法は2つあります。どちらを選択するかは、信号経路の形状によって異なります。

• アプローチによる盲目： ビアはターゲット層で終端するため、スタブは作成されません。外層から内層への遷移（L1→L2、L1→L3、L9→L8など）に有効です。内層間の遷移には対応できません。新規設計の場合に最適です。追加のプロセスステップがなく、配線の再設計によりビアの総数を削減できる可能性があります。参照 デザインルールによって盲目になり埋もれる 深さ制限および環状リングの要件について。
• バックドリル方式： ブラインドビアでは届かない内部間遷移に有効です。メイン製造後に、深さ制御された機械式ドリル加工を2回追加します。基板1枚あたりのコストが増加します（参考：50枚単位で約8ドル～22ドル。ビア数、許容誤差、製造工場によって大きく異なります）。深さ校正とX線検証が必要です。ビア配置が固定されている従来型の制約のある設計には必須です。

400Gイーサネット基板では、外側から内側への移行箇所すべてにブラインドビアを使用して高速信号を配線し、内側から内側への移行箇所のみにバックドリル加工を施すことで、スルーホール配線に比べてバックドリル加工ビアの数を40～60%削減できます。深さ制御仕様および残留スタブ許容値については、PCBバックドリル加工技術ガイドを参照してください。

2.3 バックドリリングのコスト構成要素

バックドリル加工のコストは、固定のセットアップコストのため、生産量に大きく依存します（参考値 - 実際のコストは工場や設計によって異なります）。

• パネルのセットアップ（深さの校正、試験片の穴あけ）： パネル1枚あたり約35～80ドル。これは、少量の場合に裏穴加工を高価にする固定部品である。
• ビアごとの穴あけ加工： 深さ制御式機械ドリルの場合、1ビアあたり約0.012～0.028ドル
• X線深度検証： パネル1枚あたり約4～9ドルの追加検査費用
• 残留スタブ許容値の厳格化： ±0.05mmと±0.1mmでは、セットアップと校正のコストが増加します。

基板枚数が5枚の場合、パネルセットアップの償却費が基板1枚あたりのバックドリル加工コストの大部分を占めます。基板枚数が500枚になると、ビア1本あたりのコストが総コストを左右します。スタブ除去が真に必要とされる高速設計の場合、このコストは正当化されますが、バックドリル加工に着手する前に信号シミュレーションを行うことは、モデリングに費やす時間に見合う価値があります。

3) 電源プレーンアーキテクチャとその隠れたコストへの影響

3.1 電力ルーティングがタイプIII処理を強制する方法

10層HDIのコスト要因として見落とされがちなのが、層間の電源プレーンとグランドプレーンの接続方法です。設計者が埋め込みビアを使用して隣接していない内層間で電源を配線する場合（例えば、埋め込みビアでL4とL7を接続して電源レールを分配する場合）、すべての信号配線がタイプIで実現できる場合でも、タイプIII処理が必要になります。

代替案としては、スルーホールビアを用いた対称型電源プレーン構造があり、タイプIII処理によるペナルティなしに同等の電力供給を実現できる。

3.2 ほとんどの10層HDI設計において、スルーホール電源配線が十分な理由

スルーホールビアは、埋め込みビアに比べてビア1本あたりのコストが3～5倍安く、追加のラミネーション工程も不要です。電力分配に関しては、ほとんどの10層HDI設計において、スルーホールビアは埋め込みビアと電気的に同等です。その理由は3つあります。

• 電源プレーンのインピーダンスは、プレーン容量とデカップリングコンデンサの配置によって決まり、ビアの種類によって決まるわけではない。
• 電源プレーンとデカップリングコンデンサを接続するスルーホールビアは、標準的な10層HDI設計において十分な電流容量を備えている。
• ビアスタブ共振（高速信号のバックドリル加工の決定要因となる）は電源プレーンでは問題にならない。電力供給は低周波の問題である。

例外は、スルーホールビアが信号層の配線スペースを過剰に消費する高密度基板における大電流電力供給の場合です。この制約は通常、層数が16層を超える場合に発生し、対称的な平面配置の10層基板では発生しません。

4) 材料選択：10層構造のためのハイブリッド積層戦略

4.1 エンジニアが想定するほど、内芯材料のグレードが重要ではない理由

第3節で説明した対称的な積層構造を持つ10層HDI基板では、外側の積層層（L1～L2およびL9～L10）に最も重要な高周波配線が配置されます。L3～L8は基準面、つまり低周波数で動作する内部信号層です。誘電損失正接（Df）が最も重要となるのは、高周波信号が最も長い距離を伝搬する層、すなわちコアではなく外側の積層層です。

L1-L2層のみが5GHzを超える信号を伝送する場合、10層すべてにMegtron 6（10GHzでDf～0.002）を指定すると、10層のうち8層で測定可能な電気的メリットがないにもかかわらず、材料費が割高になります。コスト最適化アプローチ：

表示されている費用見積もりは、あくまでも比較のための参考値です。実際の価格は、お客様のガーバーデータ、寸法、および材料の在庫状況によって異なります。正確な見積もりをご希望の場合は、デザインデータをご提出ください。

4.2 銅箔表面粗さ：5～25GHz設計における最適化

5～25GHz帯域の設計において、プレミアムラミネートへのアップグレードが限界となる場合、外側信号層に薄型（LP）銅箔を指定する方が、全層をアップグレードするよりもコスト効率の良い選択肢となります。標準的な電着銅の表面粗さRzは約3.5～5µmですが、LP銅ではこれを約1.5～2.5µmに低減し、重要な信号層における10GHzでの挿入損失を8～15%削減します。

外層に低圧銅を使用すると、外層材料費は約12～18%増加しますが、これは基板価格のごく一部に過ぎません。一方、積層板全体をアップグレードすると、10層すべてに影響します。10～15GHz帯でリンクバジェットが限られている設計では、外層に低圧銅、コアに標準FR-4を使用する組み合わせが、多くの場合、最適なコストパフォーマンスとなります。各グレードのDf値と銅表面粗さの比較データについては、「高速PCB材料の選択」を参照してください。

5) 10層HDIと12層標準：コスト面でそれぞれが優位に立つ場合

5.1 ルーティング密度のクロスオーバーポイント

「10層HDIは12層標準よりもコストが高い」という一般的な表現は、特定のBGAピッチ範囲においてのみ正確です。より適切な表現は、10層HDIは基板1枚あたりのコストは高くなりますが、12層標準では層数を増やすことなく実現できない配線密度の向上と基板サイズの縮小を可能にする、というものです。

クロスオーバーが発生するのは、12層の標準基板で、10層タイプI HDIが提供する配線密度を実現するために14層または16層が必要になる場合です。この時点で、標準基板のコストがHDI基板のコストを上回ります。BGAピッチによって、このクロスオーバーが発生する位置が決まります。

• BGAピッチ≥0.8mm: 12層標準スルーホールの方が一般的にコスト効率が良い。ドッグボーンビアルーティングは、レーザー加工なしで十分なファンアウトを実現する。
• BGAピッチ0.5～0.65mm： 境界線上の選択肢 ― 入出力数と基板サイズによって異なります。両方の設計案をDFM（製造性設計）で検証し、より少ない層数で目標を達成できるのはどちらかを判断してください。
• BGAピッチ0.4～0.5mm： 10層タイプI HDIは、同等のファンアウト密度を実現するために必要な14層標準基板よりも、一般的にコスト効率に優れています。
• BGAピッチ<0.4mm: HDIが必要です。このピッチでは、スルーホールビアのドッグボーン配線は実現不可能であり、標準的なPCBとの比較はもはや意味をなしません。

5.2 システム全体のコストと基板1枚あたりの価格

基板面積の縮小が価値を持つ製品、例えばモバイル機器、ウェアラブル機器、パッケージングスペースが限られている車載モジュールなどにおいては、基板1枚あたりの価格比較ではHDIの優位性が過小評価されてしまいます。12層標準基板に比べて20%小型化された10層HDI基板は、筐体の小型化、組立容積の削減、そして標準基板では実現不可能な製品形状の実現を可能にします。

HDIオプションの基板1枚あたりの価格差は、筐体製造コストの削減、輸送重量の軽減、あるいはより高い販売価格を支える製品差別化によって完全に回収できる可能性があります。比較対象として正しいのは、基板単価ではなく、システム全体のコストです。

5.3 12層規格が明確な選択肢となる場合

以下のすべての条件が満たされる場合、12層規格は10層HDIよりもコスト面で優れています。

• すべてのコンポーネントはピッチが0.8mm以上であり、標準的なドッグボーンファンアウトが実現可能です。
• 基板サイズは製品筐体によって制限されない
• 信号周波数は5GHz未満です（HDIのスタブ長短縮による信号上の利点はありません）。
• 微細ピッチのレーザー加工ビアを必要とするBGA部品はありません。

これらの条件が満たされる場合、10層タイプI HDIを指定すると、配線、信号品質、サイズ面でのメリットがないにもかかわらず、製造コストが増加します。標準的なスルーホール仕様での多層基板製造が、コスト最適化の道となります。

6) 参考価格帯とその変動要因

6.1 これらの基準範囲の読み方

以下の数値は、一般的な市場条件下における標準的な100×100mm基板の参考値です。これらは、設計上の決定がコストに及ぼす影響をエンジニアが理解するのに役立つものであり、工場からの見積もりに代わるものではありません。PCBの価格は、カテゴリの説明ではなく、お客様固有のガーバーデータに基づいて決定されます。特殊な寸法、特殊な表面処理、または非常に細かい配線/間隔を必要とする10層HDI基板は、これらの範囲から大きく異なる価格になる可能性があります。

標準的な100×100mm基板、千鳥配置ビア、IPCクラス2の参考図です。実際の価格は、設計ファイルと仕様によって異なります。正確な見積もりをご希望の場合は、ガーバーファイルをご提出ください。

6.2 エンジニアが10層HDIで過払いする最も一般的な5つの方法

10層HDI設計のDFMレビューに基づくと、以下の過剰仕様が最も頻繁に発生し、コストへの影響が最も大きい。

• ルーティングがタイプIで実現できる場合に、タイプIIIを指定する場合： 最も頻繁に発生し、最も費用のかかるミス。部品密度のみから推測するのではなく、実際に埋め込みビアが必要であることを確認するDFMレビューを行わない限り、確認することはできません。
• PCIe Gen3またはDDR4用のバックドリル加工： 10層基板において、スタブ共振周波数が信号周波数範囲を超える場合、これらのインターフェース速度では不要です。製造コストが増加するだけで、信号品質の向上は測定できません。
• 高周波信号が伝送されるのは外側の2層のみの場合、全10層にMegtron 6が使用されている場合： ハイブリッド積層構造は、材料コストを35～55％削減しながら、ほぼ同等の電気的性能を実現します（参考値）。
• 設計上、千鳥配置のビアで配線する場合に、ビア構造を積み重ねる： 積層ビアでは、積層工程の間に樹脂充填と平坦化処理が必要です。ビアを千鳥配置にすることで、これらの工程とコストを完全に削減できます。
• プロトタイプ立ち上げボード向けIPCクラス3： クラス3では、初回試作機の検証ではなく、量産認定に適した文書作成、断面図作成、および検査要件が追加されます。

7) Highleapから正確な10層HDIの見積もりを取得する

7.1 見積もり精度を左右する要因と、参照範囲が見落としている点

この記事で紹介する参考範囲は、相対的なコスト比較や計画立案に役立ちますが、実際の設計に基づいた見積もりの​​代わりとなるものではありません。10層HDIの正確な価格設定に最も影響を与える変数は、カテゴリの説明には含まれていません。

• 基板の寸法とパネルの利用率： 120×100mmのボードは、1枚のパネルに16枚のボードを収容できる場合、同じパネル面積で1枚のパネルに20枚のボードを収容できる82×115mmのボードよりも、1枚あたりのコストが低くなります。材料費を左右するのは、ボード面積だけではなく、パネルの効率性です。
• 数と種類の内訳： ブラインドビアの数、スルーホールビアの数、および積層ビア構成において積層サイクル間に樹脂充填が必要かどうか。
• バックドリル仕様： バックドリルが必要な箇所、目標残留スタブ長、および深さ許容クラス。
• 制御インピーダンス要件： 目標インピーダンス値、許容誤差（±10%対±5%）、および制御インピーダンス配線が配置される特定の層。
• 数量スケジュール： 初回注文数量と予想年間数量 ― 年間数量によって、初回注文に生産レベルの材料価格が適用されるかどうかが決まります。

7.2 DFMレビュー（無料）

Highleapの10層HDIの見積もりには必ずDFMレビューが含まれており、セクション6.2に記載されている5つの過剰仕様パターンを具体的にチェックします。設計がタイプIIIではなくタイプIで実現できる場合、または信号周波数に対してバックドリル加工が不要な場合、DFMレビューは製造後ではなく製造前にそれを特定します。レビューは24～48時間以内に完了します。設計変更によってコストが削減できる場合は、具体的な金額で削減額が示されるため、変更前にトレードオフを評価できます。

7.3 生産指標

Highleap社の10層HDIの生産指標は以下のとおりです。タイプIの歩留まりは95～97%、タイプIIは92～95%、タイプIIIは88～93%です。すべての10層HDI基板は、100%電気テスト（試作品はフライングプローブ、量産品は治具テスト）、タイプI/IIはサンプリングレートでのX線検査、タイプIIIは100%のX線検査、およびインピーダンス制御出荷ごとにTDRクーポンデータを受け取っています。

10層HDIプログラムのリードタイム計画については、「PCBによるブラインド埋め込みリードタイムガイド」を参照してください。NRE償却、歩留まり損失モデリング、およびプログラム全体のコストを含むHDIコストフレームワーク全体については、 「PCBによるブラインド埋め込みコスト分析」を参照してください。

正確な10層HDI価格を算出するには、ガーバーデータをご提出ください。