DDR5、PCIe 和串扰的 10 层 PCB 布线规则

十层PCB的布线规则应基于叠层结构、器件设计指南和通道分析得出，而不应直接照搬通用的mil值表。物理长度相等并不总是意味着电气延迟相等，“5W规则”并不能保证串扰，协议生成也并非必然要求使用层压板或固定的残余过孔短截线。

本指南旨在将电气要求转化为在整个制造过程中都有效的布局约束。它重点关注回路路径、耦合布线、存储器时序、串行链路转换、串扰以及向可制造性设计 (DFM) 的过渡。最终的宽度和间隙来自已发布的阻抗模型。

布线开始前先确定电气规则

布线不应从暂定的介质层厚度开始，最终却要求制造商“调整叠层结构以适应”。改变叠层结构会改变宽度、线对间距、传播延迟、参考分配，有时甚至会改变层容量。基准封装应明确叠层结构的修订、材料结构、铜层、受控结构、器件特定的时序规则以及关键通道使用的电气模型。

采用规则层级结构。设备或外形尺寸的特定要求优先于公司通用规则；模拟的例外情况应记录在案；制造最小尺寸是限制条件，而非首选布线尺寸。

层分配和返回路径连续性

每条高速线路都需要一条连续的参考导体。在常见的以信号完整性为重点的十层叠层结构中，外层信号参考相邻的接地层，而选定的内层信号则位于两个接地层之间。这种布置方式的优点在于，回流电流可以保持在信号附近。其他叠层结构也可以，但布局规则必须反映其实际的参考位置。

不要跨越引用拆分进行路由

当走线穿过参考平面上的空隙或裂缝时，回流电流会绕过开口，从而增加回路面积并与其他结构耦合。将走线移至具有连续参考平面的层通常比在布局后添加电容更好。如果有意将电源层用作高频参考平面，则其与相关接地区域的连接必须包含在设计中。

图层更改需要返回过渡

信号过孔用于在层间传输正向电流；回流电流也需要在新旧参考点之间建立路径。地线到地线的转换通常使用相邻的缝合过孔。电源到地线的转换可能需要一个去耦结构，其位置应确保回流回路在相关频谱范围内足够小。“50 mil 范围内设置一个地线过孔”是一种经验法则，并非通用规则。

相邻信号层

正交布线可以降低相邻信号层之间的横向耦合，但并不能消除本身性能较差的堆叠结构。当两个信号层彼此相对且中间没有平面时，应限制重叠，增加间距，并将该层留给对性能要求不高的网络。对于关键串行链路，最好采用平面分离布线。

差分对：几何、偏斜和过渡

差分对应保持一致的电磁环境。宽度、对间距、参考距离和附近的铜层都应保持在阻抗计算所用的结构范围内。焊盘处的短缩颈可能难以避免，但应进行建模或将其限制在经过验证的封装尺寸内。

对内偏斜是一个电量。

利用布线层上的实际传播延迟，将允许的时间偏差转换为长度。如果两条走线采样不同的玻璃层、使用不同的过孔几何形状或遇到不同的参考转换，则跨层的走线对可能具有相同的物理长度，但延迟可能不同。对于超高速链路，应提取延迟和模式转换信息，而不仅仅依赖PCB工具的中心线长度。

保持两个过渡对称

信号过孔、反过孔、参考过孔和引线应尽可能保持镜像对称。避免将走线放置在靠近平面空隙、安装孔或连接器屏蔽层的位置。如果接口允许极性反转，则应特意使用极性反转，而不是为了保持视觉方向而添加过长的交叉线。

配对匹配并非自动要求

许多串行接收器会对通道进行倾斜校正，因此强制所有 PCIe 或 SerDes 对使用相同的物理长度可能会增加不必要的损耗和路径弯曲。应遵循通道间倾斜校正的要求，但优先考虑低损耗、清晰的回传路径和最小的转换次数。通常，通道对内的倾斜校正比匹配不相关的通道更为关键。

DDR5 和其他并行内存接口

DDR5 的限制取决于控制器封装、DRAM 组织结构、模块或降级拓扑结构、速度等级、负载和端接方式。正确的信息来源是控制器和内存供应商的设计指南，并辅以仿真模型。诸如“DQ 必须在 +/-5 mil 范围内匹配”之类的通用语句，对于特定平台而言可能过于严格，甚至存在安全隐患。

按功能分组规则

为 DQ/DMI 相对于 DQS、差分时钟、命令/地址/控制信号以及任何模块特定的信号定义单独的组。尽可能使用皮秒级的延迟约束，因为物理长度在不同层上的转换方式不同。这样，布局工具就可以应用层特定的延迟，而不是假设一个传播常数。

拓扑结构至关重要

在基于模块的设计中，命令/地址和时钟信号可能采用飞越式拓扑结构，而数据信号则是字节通道内的源同步点对点连接。下沉式设计、寄存式模块和缓冲式模块引入了不同的负载和布线方式。切勿在没有平台文档的情况下将 DIMM 拓扑结构复制到焊接式设计中。

参考和电源完整性

存储器时序受参考平面噪声、电源分布以及走线长度的影响。应保持字节通道处于稳定的参考环境中，提供适当的 VREF 和 VDDQ 处理，并避免在平面开口处放置调谐结构。当平台裕量有限时，应模拟同时发生的开关和终端行为。

PCIe 和高速串行链路

对于 PCIe Gen5 及更高版本，布线质量主要受频率相关损耗、连接器和过孔不连续性、串扰和模式转换的影响。因此，布局规则集应包含除目标阻抗之外的更多内容。

PCIe 6.0 使用 PAM4 调制，传输速率为 64 GT/s，奈奎斯特频率与 PCIe 5.0 NRZ 相同，均为 16 GHz，但它并非“同一通道，只是位数翻倍”。其合规性、噪声和 FEC 方面的要求有所不同。PCIe 7.0 的传输速率为 128 GT/s，奈奎斯特频率提升至 32 GHz，对转换提取和制造相关性提出了更高的要求。

串扰、间距和参考平面噪声

常被提及的3W或5W规则是一种几何启发式方法。串扰还取决于介质层厚度、平行线长度、干扰信号上升时间、参考结构以及线路是边缘耦合还是横向耦合。在薄介质层上，较小的间距可能就能达到目标；而在相邻的未参考信号层上，较大的间距可能仍然不够。

设置一个适合接口的串扰目标值，并使用提取方法或经过验证的几何表将该目标值转换为间距。考虑完整的受害线长度和同时存在的干扰源。时钟、选通和高摆幅单端网络可能需要比无关的慢速控制网络更高的隔离度。

即使走线间距足够大，平面噪声也可能通过参考结构耦合。应保持大电流开关回路紧凑，使用合适的平面对和去耦措施，并避免将敏感走线强制连接到分散的电源岛。对于高密度处理器和加速器板，应同时审查串扰和电源完整性。

长度调整而不产生新的不连续性

蛇形线圈会增加延迟，但间距较小的线圈段之间会相互耦合，实际延迟比其中心线长度所显示的要小。它们还会增加损耗并造成局部阻抗变化。应尽可能增大相邻调谐段之间的间距，尽量减少匝数，并将调谐分布在不会干扰信号中断或参考连续性的位置。

调谐位置并非必须靠近信号源或接收器，而是取决于拓扑结构和匹配目的。对于信号源同步总线，应在定义的组内进行调谐，并保持拓扑结构不变。对于差分对，应使用紧凑对称的结构来校正时延，避免产生过长的解耦段。

圆角并非绝对必要，单个 90 度弯角也并非在所有几何形状中都能达到 15% 的反射率。为了便于制造、保证元件对的对称性和一致的间距，可以使用 45 度或弧形布线，但应将工程重点放在较大的不连续性上，例如焊盘、过孔、连接器和参考平面断裂处。

BGA逃逸、过孔和可制造性

仅凭 BGA 间距无法确定是否需要 HDI。焊盘直径、阻焊层策略、行数、引脚分布、可用布线层以及引脚方向等因素都会影响封装效果。一些 0.5 毫米间距的器件可以使用精心设计的通孔或有限的盲孔方案；而另一些则需要焊盘内通孔和多层堆叠结构。因此，应仔细查看实际的封装扇出情况，而不应仅依赖间距表。

通孔信息应注明通孔是铜填充、树脂填充并封盖，还是采用其他合格工艺处理。对于堆叠式微孔，必须商定构建顺序和可靠性方案。HDI指南涵盖结构选择；布局仍需提供与供应商对准能力兼容的捕获焊盘、反焊盘和禁焊区。

走线设计也应保持参考电路的连续性。密集的反焊盘场可能会去除封装下方过多的铜层，因此应将电源和接地引出线视为电磁结构进行评估。如果增加接地过孔会导致空隙过大或阻碍布线，则增加接地过孔并非总是有益的。

预制布线审查

DFM评审不应擅自修改电气约束。当CAM提出宽度、焊盘、反焊盘或叠层结构的变更时，应根据阻抗或沟道模型进行检查并记录变更内容。最终版图应连同制造图纸和网表一起提交，以通过DFM评审流程。

连接器发布、电路板边界和测试结构

连接器开口处的不连续性通常比普通弯曲处更大。应将信号焊盘、反焊盘、接地引脚布局、平面切口以及与布线对的过渡视为一个整体结构进行检查。供应商提供的参考封装仅供参考，并非绝对保证，因为电路板厚度、层分配和制造尺寸可能有所不同。对于高速连接器，请使用供应商提供的模型并提取本地 PCB 开口处的具体信息。

在电路板边缘，避免在敏感线路下方出现突兀的参考平面端接。卡边触点、同轴电缆引出端和夹层连接器可能需要针对特定​​接口进行接地整形、过孔围栏或局部层过渡。除非模型中已包含，否则应将机械隔离区、镀层条和分离片置于电气参考区域之外。

设计测试访问方式，无需创建存根

普通探针焊盘和分支测试点可能会引入电容或未端接的短截线。请使用经过验证的测试样片、连接器接口、可拆卸元件选项或集成到主传输路径中的焊盘。在完成布局之前，应协调电路内测试要求与信号完整性；在验证完成后删除测试分支也可能改变信道。

记录有意为之的例外情况

密集布局有时需要局部宽度调整、参考线过渡或间距违规。请记录位置、原因以及仿真或供应商批准情况。记录例外情况比全局放宽规则或依赖未来的DFM工程师推断设计意图更安全。

时钟、模拟和电源路由边界

并非所有重要的网络都是差分串行链路。参考时钟、复位信号、模拟传感器路径和开关电源节点都可能产生或接收干扰。应根据边沿速率、噪声灵敏度和电流环路对网络进行分类，而不仅仅是根据标称频率。低频时钟的快速边沿可能比高频正弦波需要更多保护。

参考时钟

将参考时钟路由到连续平面上，避免不必要的测试短截线，并将其与交换节点隔离。所需的拓扑结构（点对点、扇出缓冲或其他分配方式）取决于时钟源和接收器的规格。星形或菊花链并非普遍适用。当驱动多个接收器时，应模拟负载和终端匹配。

模拟和转换器接口

保持小型模拟回路紧凑，并将其与高阻抗数字回流电流隔离。分割接地平面并非一定有利；精心布置的连续接地平面通常可以提供更低阻抗的回流。如果模拟和数字域必须在受控点连接，请确保信号不会跨越由此产生的间隙，并且连接策略符合转换器供应商的指导。

开关电源区域

开关节点、栅极驱动回路和高di/dt电流路径需要设置物理隔离区。高速线对不应布线在电感器、变压器或开关节点铜层下方。平面空隙和禁入区域应在回流路径审查中予以考虑。载流宽度和散热性能应采用IPC-2152标准方法或经验证的仿真结果进行评估，而非使用通用的电流密度值。

在布局约束中记录这些区域，以便 DFM 铜线添加、窃线或面板特征不会意外进入敏感区域。

路由规则签核

最终布线​​审查应将布局与已发布的叠层结构和器件特定约束进行比较，而不是与通用的密位值清单进行比较。对于影响显著的关键组，应使用提取的延迟、损耗和转换模型进行检查。

• 确认每条关键路径都保持连续的参考路径，并且层变化提供返回电流路径。
• 检查缩颈、焊盘、过孔、连接器和测试结构中的微分几何形状，而不仅仅是直线走线。
• 使用控制器和内存文档，按字节通道、命令/地址组和拓扑结构应用内存时序。
• 基于延迟和串扰分析来限制曲折和并行性，而不是采用通用的间隔乘数。
• 确认 BGA 扇出、环形焊盘、防焊盘和过孔跨距是否符合供应商认可的能力。
• 将最终的图稿、网表、钻孔/布线数据、叠层修订、阻抗表和受控深度图作为一个版本控制的软件包交付。

布局规则应明确电气目标及其来源。这样可以方便审查例外情况，并防止制造变更悄然导致布线约束集失效。

管理路由异常

高密度布局不可避免地需要对一些常规规则进行例外处理。我们的目标并非禁止所有缩颈、层间过渡或局部间距减小，而是识别哪些例外情况在电气上具有重要意义，并使用正确的模型进行审查。

例外情况应附加到网络、区域或类上，并与设计评审记录一起保存。诸如“间距可以接受”之类的笼统口头批准无法在工程变更单 (ECO) 或供应商移交过程中得到重现。同样的原则也适用于器件供应商参考布局：保留电气意图，但需根据已发布的电路板叠层重新验证尺寸。

审核记录还应明确指出关键异常情况所使用的提取或仿真版本。当工程变更单 (ECO) 移动组件、更改层或修改连接器封装时，受影响的异常情况可以重新评估，而不是沿用不再符合几何形状的批准。