10层PCB阻抗控制和TDR验证

可控阻抗是通过控制传输线结构来实现的，而不是通过为协议指定标准走线宽度来实现的。相同的 50 Ω 目标阻抗在两块十层电路板上可能需要截然不同的几何结构，因为介质层厚度、铜层厚度、材料结构、阻焊层和相邻铜层都存在差异。因此，生产图纸应明确目标结构和参考结构，而最终的叠层结构和制造商计算结果则决定最终的宽度和间距。

本指南解释了需要计算的内容、制造公差的实际适用范围，以及TDR试样应如何代表布线结构。它特意避免发布“5 mil等于50 Å”这样的通用规则，因为一旦结构发生变化，这些数值就会失效。

受控阻抗是一种叠层和工艺定义

PCB走线的特性阻抗取决于导体周围电场和磁场的分布。主要影响因素包括成品导体的横截面积、到一个或多个参考平面的距离、介电特性、耦合线的线对间距、表面结构的阻焊层以及附近铜的存在。铜的粗糙度和介电损耗会影响传播和测量响应，尤其是在边沿速率增加时。

受控阻抗订单应回答两个不同的问题。首先，在选定的叠层结构上，预期什么样的几何形状才能满足目标要求？其次，如何验证生产结果？场求解器计算可以解决第一个问题；代表性试样和时域反射计（TDR）测试可以解决第二个问题。当插入损耗、过孔不连续性和连接器等因素至关重要时，这两种方法都不能替代通道仿真。

此 10层堆叠 必须在冻结布线几何形状之前冻结阻抗计算。如果制造商更改了磁芯、预浸料、铜箔或压制厚度，则必须更新阻抗计算，并且由此产生的任何图稿更改都必须遵循约定的审批流程。

发布轨迹几何体之前所需的输入

对于差分对，在叠层设计最终确定阶段，制造商应将宽度和间距作为变量接收，而不是采用不可更改的固定设计规则。已发布的图纸可以授权在规定范围内进行受控的宽度调整，也可以要求在更改设计前获得客户批准。

单端、奇模和差分阻抗

单端目标阻抗（例如 50 Ω）描述的是单个导体相对于其回流结构的阻抗。差分目标阻抗（例如 85 Ω 或 100 Ω）描述的是两个反向驱动导体之间的电压差。对于对称耦合线对，差分阻抗约为奇模阻抗的两倍。当另一条走线缺失时，差分阻抗不一定是其中一条走线单端阻抗的两倍。

强耦合允许更窄的线对间距，并能降低差分阻抗，但也使得结果对间距变化和局部线对分离更为敏感。弱耦合线对受其参考平面的影响更大，而受精确间距的影响较小，但可能会占用更多布线宽度。合适的平衡点取决于布线密度、偏移、与相邻通道的串扰以及制造商的蚀刻能力。

即使差分时域反射计 (TDR) 数值合格，共模阻抗和模式转换仍然至关重要。不对称的引出、不等长的过孔反焊盘、不同的参考转换以及单侧调谐都可能将差分能量转换为共模能量。在高数据速率下，三维转换模型比单个测试点数值更具参考价值。

微带线、带状线和共面结构

外层微带

微带线易于探测和布线，但其电场会延伸到层压板、空气或阻焊层中。因此，其有效介电常数低于层压板本体的介电常数。阻焊层、表面处理、局部铜箔和元件焊盘都会影响最终结果。此外，在选定基箔后，外层镀层也会改变导体的厚度。

嵌入式微带线和带状线

嵌入式微带线两侧均被介质覆盖，但主要参考于一个平面。带状线则位于两个平面之间。对称带状线的介质间距相等或近乎相等；非对称带状线具有一个更近的参考平面，但仍与两个平面均有相互作用。场求解器应模拟层压后的边界和实际走线位置。

共面波导结构

共面接地可以控制场扩散并提供屏蔽，但与侧铜的间隙成为另一个关键尺寸。接地岛必须通过合适的过孔图案连接到参考平面，否则它们会表现为谐振导体。共面结构应使用实际的掩模和接地几何形状进行建模，而不是作为通用的“接地填充”规则附加。

制造偏差和合理的公差预算

生产阻抗的变化是由于多个尺寸同时发生变化。蚀刻会改变顶部和底部的宽度。层压会改变压制介质的厚度。树脂含量和玻璃分布会影响有效介电常数。外层电镀和阻焊层也会增加变化。合理的公差分析会利用供应商针对特定结构的工艺能力，而不是假设每个输入值都能保持在标称值。

+/-10% 是常见的采购公差，但并非 IPC 文件中规定的通用默认值。对于某些特定结构和面板尺寸，更严格的公差范围可能可行，而某些高阻抗、超精细或厚镀层结构则可能难以满足要求。在指定 +/-5% 或更严格的公差范围之前，请确认可用的几何裕量、试样测量方法、批次抽样，以及公差是在试样上测量还是在每个加工位置都得到保证。

若无通道层面的原因而收紧阻抗，可能会增加废品率，或迫使采用更宽的走线/间距几何形状，从而损害布线密度。反之，当连接器、封装和过孔的缺陷导致系统裕量不足时，标称的±10%容差可能不够。容差应根据电气预算和制造能力研究来确定。

优惠券设计与TDR验证

IPC-2141 是受控阻抗电路的设计指南，并非时域反射法 (TDR) 测试方法。IPC-TM-650 方法 2.5.5.7A 涵盖了通过时域反射法测量特性阻抗。采购订单应注明适用的方法或双方约定的客户程序，并明确规定仅凭该方法无法确定的验收标准和验收细节。

一张代表性优惠券

测试样条应采用与受控路径相同的层、参考结构、铜加工工艺、介质结构和阻焊层条件。差分测试样条应重现线对宽度和间距。当存在多种结构时，单个测试样条无法代表所有结构。测试样条在生产面板上的位置至关重要，因为电镀和蚀刻工艺在面板上可能存在差异。

测量窗口和发射

发射端、探针焊盘和初始不连续区域必须与用于阻抗读数的均匀区域隔离。TDR 上升时间应与被测特征相匹配；过快的上升沿会放大微小的不连续性，而过慢的上升沿则会使其平均化。损耗和色散会导致曲线倾斜，因此应事先约定接收窗口和报告方法。

抽样和记录

“按面板”、“按批次”和“仅限首件”是商业和质量计划的选择，并非公差值的自动结果。请明确规定试片的数量和位置、破坏性测试或保留测试状态、批次定义、复测规则以及是否需要图表或汇总结果。对于高可靠性项目，应保持试片、面板和出货电路板之间的可追溯性。

如何在制造图纸上指定阻抗

阻抗表应该足够明确，以便工程、CAM 和检验团队能够以相同的方式解读它。

将协议路由规则保留在布局或设计规范中，并将阻抗验收要求保留在制造图纸中。这种区分可以防止供应商将“PCIe”解读为完整的电气要求。

对于艺术作品评审，请使用 10层布线指南；有关制造变量和文档，请参阅 制造工艺指南.

诊断阻抗结果未达标

如果测试样片测试失败，应进行系统性的调查，而不是立即更改线宽。首先要确认测试样片与电路板结构匹配，使用了正确的叠层结构版本，TDR 的发射和测量窗口有效，并且报告的结果并非由过大的损耗或探针不连续性造成。然后，将实际的走线横截面和介质厚度与求解器模型进行比较。

低阻抗测量值可能是由于走线更宽、介质层更薄、有效介电常数 (Dk) 更高、铜层更厚、共面接地层更紧密或使用了额外的阻焊层造成的。高阻抗则可能由相反的情况引起。即使每条走线的宽度都正确，差分测量结果也会因线对间距的变化而发生偏移。相比于仅凭猜测来更改某个输入参数，使用微观截面数据和重新计算的模型更为有效。

如果误差是系统性的，则更新工艺校准模型和图稿补偿。如果误差局限于面板位置，则检查蚀刻、电镀或层压的均匀性。任何返工或直接使用方案都应考虑系统裕量，而不仅仅是试样百分比。

提交叠层结构和阻抗表以供审核

频率、损耗和TDR数的意义

特性阻抗通常用一个数值表示，但实际互连线具有色散性和损耗性。介电特性、铜粗糙度和趋肤效应会随频率变化，因此表观时域反射计（TDR）曲线在较长的测试片上可能会倾斜。即使是较短的均匀区域，使用不同的边缘速率或去嵌入方法测量时，读数也可能不同。因此，验收程序应明确定义读取该值的位置和方式，而不仅仅依赖于屏幕截图。

通过阻抗测试并不能证明插入损耗低。两条走线的阻抗值可能都是 50 Ω，但其中一条可能使用了粗糙的铜箔和损耗更高的介质。反之，即使走线的物理几何形状均匀，损耗较大的走线也会导致 TDR 波形的远端出现差异。当信道损耗至关重要时，除了 TDR 测试外，还应使用合适的信号损耗测试或 S 参数测量方法。

差额票息陷阱

差分时域反射计 (TDR) 要求发射极平衡，且测量段的电长度相等。探针焊盘不对称、扇出不均或参考平面开口都可能导致模式转换，其表现形式类似于阻抗对问题。测试样品应包含足够均匀的长度，以将发射极与评估窗口隔开，并应与实际掩模和参考结构一致。同时报告差分特性以及（在必要时）共模特性，可以揭示被单个平均值掩盖的不对称性。

生产相关性

引入新的叠层结构时，应将时域反射计 (TDR) 结果与微切片测得的走线宽度、铜厚度和介质层间距进行关联。这种关联性可以为后续批次建立更可靠的工艺模型。如果供应商更改了材料结构、箔材或压制工艺，则应重新评估这种关联性，而不能想当然地认为之前的补偿仍然适用。

严格公差可行性和艺术作品权威性

更严格的数值并非总是更好的规格。可实现的分布取决于走线宽度、介质层高度、铜层厚度、面板位置、蚀刻工艺以及结构是否采用表面镀层。极窄的走线即使蚀刻偏差很小，也可能导致百分比变化很大；高阻抗线路可能需要不切实际的宽度或介质层间隙。制造商应将公差视为工艺能力问题进行评估，而不应仅仅将其视为销售选项。

发布前，需明确谁负责控制设计稿。一种方法是客户提供标称几何形状，并授权制造商根据最终发布的叠层结构调整宽度和间距。另一种方法是冻结几何形状，并要求供应商精确匹配结构。如果混用这两种方法，当供应商调整线宽，而布局间隙、倾斜或串扰模型仍基于原始几何形状时，就会产生争议。

对于新建项目，应考虑在具有代表性的面板位置进行首件能力测试，并使用试样进行测试。利用测得的分布情况制定切实可行的生产控制计划。单个合格试样无法证明长期能力，而经过统计验证的工艺流程可以在不进行过度检验的情况下实现更严格的质量控制。

阻抗释放检查表

只有当目标阻抗、传输线结构、制造授权和验证方案全部明确后，阻抗要求才算完整。如果图纸上只列出“50 Ω”或“100 Ω差阻抗”，而没有层数、参考阻抗、公差和掩模条件，供应商就只能靠猜测来判断阻抗值。

• 按信号层、参考平面或多个参考平面、目标、容差和结构类型识别每个阻抗类别。
• 提供标称几何形状作为设计意图，并说明供应商是否可以调整宽度或间距。
• 模型压制介质、成品梯形铜、阻焊层和附近的铜。
• 使用特定建筑材料数据或有据可查的制造商设计模型（Dk 模型）。
• 设计能够代表实际生产结构的优惠券，并定义 TDR 方法、抽样频率和报告内容。
• 将阻抗测试结果与通道插入损耗、过孔和连接器合规性测试分开进行。

严格的公差要求应由通道灵敏度和已验证的工艺能力来证明其合理性。它不能替代连续的回流路径、良好的过孔过渡或完整的损耗模型。

测量不确定度和试片与产品相关性

时域反射计 (TDR) 的结果受试样、发射方式、夹具、仪器带宽、参考平面质量、校准以及选择报告阻抗区域的方法等因素的影响。如果这些条件不一致，两个实验室对同一试样的测量结果可能不同。因此，验收程序应明确定义目标值和公差以外的更多内容。

• 确定测试方法或客户流程以及仪器/校准要求。
• 定义试片长度、发射移除或门控方法以及用于报告值的区域。
• 保持优惠券与产品结构相同的面板结构、层数、铜材和参考系统。
• 记录所报告的值是平均值、中位数、窗口结果还是其他约定的统计量。
• 明确如何处理异常值、损坏的优惠券发布和重新测试。

阻抗测试片的相关性分析也存在局限性。一条长长的直线型测试片无法涵盖产品上的所有焊盘、颈缩、过孔、连接器引出点或平面开口。这些不连续点应纳入通道模型或专用测试结构中进行分析。反之，在阻抗测试片上添加复杂的产品特征可能会使工艺阻抗与人为设置的不连续点之间的区分变得困难。

对于公差要求严格的程序，相关性分析应将测量的试样几何形状和微观截面数据与场求解器模型进行比较。如果阻抗过高或过低，在更改设计稿之前，审核人员应考虑压制介质、导体顶部/底部宽度、铜厚度和材料结构。在未找出物理原因的情况下调整走线宽度，可能会使某一批次合格，但会降低重复性。