PCB电源完整性设计指南

电源完整性 (PI) 问题是造成高速 PCB 故障的主要原因之一，从逻辑错误和时序违例到系统完全不稳定，不一而足。与肉眼可见的布线缺陷不同，PI 问题在电路板通电之前是无法察觉的，因此主动式设计至关重要。

本指南涵盖了PCB电源完整性设计的完整框架。如需深入了解特定子主题，请参阅我们专门针对PCB电源分配网络设计、去耦电容放置、电源层设计技术、SSN降低以及多层电源和接地层设计的指南。

1）什么是PCB电源完整性？为什么它很重要？

电源完整性是指印刷电路板上每个元件所获得的直流和交流电源的质量。具有良好电源完整性的电路板能够在整个工作频率范围内保持每个集成电路电源引脚的电压稳定，并将噪声、纹波或瞬态偏差降至最低。

电源完整性差的表现形式有：

• 电压下降： 在大电流开关事件期间，电源电压会降至规格以下，从而导致逻辑错误或复位。
• 电压过冲： 感应反冲产生的电压尖峰会超过元件的绝对最大额定值。
• 电源轨噪声耦合： 单轨噪声会通过共用平面或不充分的去耦耦合到敏感的模拟或射频电路中。
• 电磁干扰排放： 不受控制的开关电流会产生辐射和传导发射，导致无法通过 FCC/CE 合规性测试。

电源完整性与信号完整性

信号完整性（SI）和电源完整性（PI）是两个相关的学科，但它们解决的问题不同：

 

有关信号方面的详细指导，请参阅我们的高频PCB信号完整性指南。

2）配电网络（PDN）基础知识

电源分配网络是指从电压调节模块 (VRM) 输出端经平面、过孔和封装到达集成电路芯片的完整电路路径。该路径中的每个元件都会产生阻抗，必须对其进行控制。

目标阻抗计算

Z_目标 V =_允许涟漪 /我_高峰
示例：1.0 V 电源轨 · 3% 纹波 (30 mV) · 20 A 峰值 → Z_目标 = 1.5毫欧

 

有关完整的 PDN 阻抗分析、VRM 选择、大容量电容器尺寸和 PDN 仿真方法，请参阅我们的PCB 电源分配网络设计指南。

VRM放置规则

• 将VRM放置在距离主负载IC 50毫米以内。
• 使用宽而短的铜线连接VRM输出端和电源层——避免先通过过孔布线。
• VRM输出端与基板之间的每个过孔都会增加大约0.5–1 nH的电感。
• 将大容量电容器放置在 VRM 和负载之间，而不仅仅是 VRM 输出端附近。

3）电源层和接地层设计

平面设计是电源完整性的结构支柱。设计合理的平面可提供低电感电流回流路径、固有的分布式电容以及信号层的屏蔽。

 

核心原则：始终在每个电源层 (PWR) 紧邻的位置放置一个接地层 (GND)。紧密的介质隔离可形成分布式电容，无需分立电容即可实现高频去耦。有关 4 层、6 层、8 层和 12 层叠层结构的详细配置，请参阅我们的多层 PCB 电源和接地层设计指南。

动力平面分割规则

• 相邻功率层分割线之间至少保持 20 mil（0.5 毫米）的间距。
• 切勿将高速信号通过平面分割传输——回流电流会形成辐射环形天线。
• 尽可能使用完整的、未分割的接地平面作为所有信号层的参考。
• 对于不可避免的分流交叉点，在交叉点直接放置一个 100 nF 的缝合电容器。

4）去耦电容策略

去耦电容器通过在开关事件期间向集成电路提供瞬时电荷来控制中频 PDN 阻抗，防止电源轨电压下降。

有关 IC 封装类型（BGA、QFN、SOIC）、过孔设计配置和焊盘几何形状优化的详细放置规则，请参阅我们的PCB 去耦电容器放置指南。

职位安排原则概览

• 将最小（自反射系数最高）的电容器放置在最靠近集成电路电源引脚的位置。
• 对于目标频率高于 100 MHz 的电容器，使用焊盘内过孔——降低 L_安装 0.5–2 nH
• 将电容器均匀分布在集成电路的整个周边，而不是排列在一条直线上。
• 在电源层连接上使用直接连接焊盘（无需散热辐条）。

5）同步开关噪声（SSN）控制

同时开关噪声 (SSN)——也称为地弹噪声或ΔI噪声——是指多个输出驱动器同时切换时产生的噪声。通过共享电源电感的总电流变化 (N × dI/dt) 会在电源轨和地轨上产生电压噪声：

V_SSN = 升_供应 × N × (dI/dt)_每个输出
例如：32 个输出以 40 mA/ns 的速率切换，电源电感为 1.3 nH → V_SSN 峰值电压约为 1.7 V

有关 SSN 计算方法、封装电感量化、I/O 域隔离和测量技术，请参阅我们的PCB 同时开关噪声降低指南。

6）电源完整性与信号完整性：关键交互作用

返回当前路径中断

每个信号电流都会在信号走线正下方的接地平面上产生回流电流。接地平面上的间隙、裂缝或阻碍过孔会迫使回流电流绕过障碍物，从而形成较大的电流环路。这会降低电源互连性能（增加电源分配网络电感）和信号干扰性能（增加电磁干扰和串扰）。

电源轨噪声耦合到信号电路

电源轨上的噪声通过以下方式耦合到信号电路中：（1）集成电路电源抑制比（PSRR）限制——电源噪声消耗的每一分贝裕量都会出现在集成电路的信号输出上；（2）共享接地平面阻抗——电源轨电流瞬变会在接地平面电阻上产生电压降，这些电压降会表现为信号走线上的共模噪声。

通过缝合实现参考连续性

当信号层在参考平面之间过渡时，放置在信号过孔旁边的缝合过孔可以保持回流路径的连续性，并防止阻抗不连续。有关实现细节，请参阅我们的铜箔铺设和过孔缝合指南。

7) PCB电源完整性设计检验清单（制造前）

这份包含7个步骤的检查清单列出了芯片后调试过程中最常见的PI故障模式。在提交Gerber文件进行制造之前，请务必完成所有关键步骤。

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8）常见问题解答

在PCB设计中，电源完整性和信号完整性有什么区别？

信号完整性 (SI) 关注组件间传输的数据信号质量——测量眼图张开度、抖动和 I/O 走线上的串扰。电源完整性 (PI) 关注输送至组件电源引脚的直流电源电压质量——测量电源分配网络 (PDN) 阻抗、电压降和纹波。这两个方面相互关联，必须协同设计才能确保 PCB 可靠高速运行。

什么是目标阻抗？如何计算目标阻抗？

目标阻抗是指在任何频率下，为将电源轨噪声控制在预算范围内，电源分配网络 (PDN) 允许的最大阻抗。计算公式为：目标_阻抗=_允许纹波电压/_峰值电流。例如，对于 1.0 V 电源轨，3% 纹波 (30 mV) 和 20 A 峰值电流，目标_阻抗= 1.5 mΩ。该目标阻抗必须在直流到最快开关瞬态带宽范围内保持平坦，对于现代处理器而言，该带宽通常为数百 MHz。

每个集成电路需要多少个去耦电容？

计算每条电源轨的_目标阻抗(Z )，然后选择合适的电容类型和数量，以确保在整个频率范围内阻抗均低于该目标值。每条电源轨至少使用三个不同电容值范围（例如，10 µF、100 nF、10 nF），以避免不同频率区域之间出现阻抗差距。建议初始配置：每对电源引脚使用一个 100 nF 和一个 10 nF 的 0402 封装多层陶瓷电容 (MLCC)，并通过电源分配网络 (PDN) 仿真进行验证。

四层PCB能否为DDR4内存提供足够的电源完整性？

是的，通过精心设计。如果地线-电源层间距为 4 mil 或更小，DRAM 电源引脚 5mm 范围内有足够的去耦，并且 VRM 靠近内存阵列，那么 4 层板（信号/地线/电源/信号）可以支持 3200 MT/s 的 DDR4 内存。由于 DDR5 对电源分配网络 (PDN) 阻抗的要求更高，因此通常需要 6 层或更高层的堆叠结构。

焊盘内过孔能否改善去耦电容的电源完整性？

是的。焊盘内过孔（via-in-pad）可以消除电容焊盘和过孔之间的走线短截线电感，从而降低0.5–2 nH的安装电感。采用焊盘内过孔的100 nF 0402 MLCC电容的自谐振频率（SRF）可达65–90 MHz，而采用相邻过孔布局的自谐振频率则为40–65 MHz。焊盘内过孔会使PCB制造成本增加约15–25%，并且需要填充平面化的过孔。有关制造要求，请参阅我们的焊盘内过孔指南。

Highleap Electronics 提供从叠层选择到制造的 PCB 电源完整性设计支持。我们的工程团队为符合条件的项目提供免费的 PDN 设计审查，在制造前识别电源完整性问题。欢迎联系我们，探讨您的高速 PCB 需求。