PCB电源分配网络设计

电源分配网络 (PDN) 是为电路板上的每个集成电路 (IC) 提供稳定电压的基础架构。设计一个能够在直流到数百兆赫兹范围内保持目标阻抗的 PDN，需要系统地选择电压调节模块 (VRM)、电容尺寸和平面几何形状——这些都不能仅凭直觉完成。

目录

1. PDN架构和频率区域
2. 目标阻抗计算
3. VRM选择和大容量电容器尺寸
4. 平面电容和PDN仿真
5. PDN测量、验证和常见问题解答

本指南涵盖完整的PCB电源分配网络设计流程——从定义阻抗目标到VRM选择、电容尺寸确定、仿真以及制造后验证。有关更广泛的电源完整性框架，包括去耦布局和平面设计，请参阅PCB电源完整性设计主指南。

1. PDN架构和频率区域

完整的电源分配网络 (PDN) 跨越多个物理域，每个物理域都会对整体阻抗产生电感、电阻和电容。关键在于，没有任何单个元件或设计元素能够控制整个频率范围内的阻抗。每个物理域都有其主导的特征频率范围，因此每个物理域都需要独立的设计考量。

PDN带宽需求取决于负载能够产生的最快瞬态电流：

f_最大 = 0.5 / 吨_上升
对于电流上升时间为 1 ns 的处理器：f_最大 = 500 MHz。
对于 6400 MT/s 的 DDR5 内存，边沿速率为 100 ps：f_最大 频率可达 5 GHz，需要仔细进行封装和芯片电容管理。

设计目标是在直流到_最大频率 fmax 范围内持续保持 Z < Ztarget _{。任何 PDN 阻抗超过Ztarget 的}频率区间都可能导致相应开关频率下的电压下降、振荡或逻辑故障。

2. 目标阻抗计算

目标阻抗是电源分配网络（PDN）设计中最重要的一项指标。它将电压纹波容差转化为量化的阻抗参数，所有元件选择和布局决策都必须满足这一参数。

Z_目标 =（V_供应 × 涟漪%) / 我_高峰
V_供应：标称电源电压 | 纹波%：最大允许纹波比例 | I_高峰：IC 数据手册中的峰值瞬时电流

这些数据说明了电源分配网络 (PDN) 要求的极端范围。GPU 核心电源轨阻抗为 0.1 mΩ 时，需要近乎完美的 PDN——PCB 叠层、VRM 输出阻抗或过孔阵列中每一毫欧的寄生电感都会产生可测量的影响。在开始布局之前确保这些目标值正确，可以避免代价高昂的返工。

_{在集成电路数据手册中，峰值电流}可能以最大电源电流、峰值工作电流或应用部分的瞬态电流波形的形式出现。对于FPGA和处理器，厂商提供的功耗估算工具（例如Xilinx Power Estimator、Intel VID）比数据手册中的最大值更准确。如果没有可用的数值，请在工作系统中使用电流探头测量VRM输出电流，并增加20%至30%的裕量以应对最坏情况。

3. VRM 选择和大容量电容器尺寸

从直流到反馈环路带宽，VRM 主导着电源分配网络 (PDN) 的阻抗。低于环路带宽时，VRM 主动调节输出，阻抗达到毫欧级。在交叉频率处，阻抗达到峰值——这是最需要控制的关键过渡阶段。高于环路带宽时，VRM 输出阻抗升高，大容量电容开始发挥作用。

20-30A 以上的大电流电源轨需要多相 VRM 配置。多相电源交错开关周期，可将输出电流纹波降低至相数倍，从而允许使用更小的输出电感，并将热负载分散到多个功率器件上。对于需要 200A 以上电源的 AI 加速器 PCB，8-16 相 VRM 设计是标准配置。

大容量电容器尺寸

大容量电容器用于弥合 VRM 回路带宽与陶瓷去耦起作用的频率范围之间的阻抗差距。为防止VRM 交叉点处的阻抗超过_{目标值Z，最小大容量电容为：}

C_块 = 1 / (2π × f_交叉 × Z_目标)
例如：Z_目标 = 5 mΩ，f_交叉 = 200 kHz → C_块 最小值 159 µF

对于高速数字电路设计，由于大容量MLCC阵列兼具低ESR、低ESL以及电容值随频率和温度变化的稳定性，因此是更优的选择。多个不同容量MLCC并联组成的阵列——例如，一个100µF的MLCC与多个10µF的MLCC并联——比单个大容量MLCC（无论容量大小）提供更宽的有效去耦带宽。

4. 平面电容和电源分配网络仿真

PCB铜层在相邻的电源层和地层之间存在分布电容。这种层电容在100MHz以上频率时最为显著——而此时分立电容器已变为感性，不再对电源分配网络（PDN）的去耦起作用。

C_平面 =ε₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻12 F/m | ε_r = 4.3 (FR-4) | A = 重叠平面面积 (m²) | d = 介质厚度 (m)
例如：100×100 毫米电路板，GND 和 PWR 层之间采用 4 mil FR-4 绝缘 → C_平面 ≈ 3.8 nF

虽然 3.8 nF 的绝对值很小，但它均匀分布在整个电路板区域，并且在高频下呈现极低的电感。为了最大化平面电容：在接地层和电源层之间使用 3-4 mil 的预浸料（而不是 10+ mil 的芯材）；最大化重叠铜面积并避免不必要的平面开孔；对于 100 MHz以上阻抗_{目标低于 5 mΩ 的电路板，考虑使用高介电常数（εr ）的}嵌入式电容材料（例如 Sanmina C-Ply）——这些材料可以将平面电容提高到标准 FR-4 的 100 倍。

PDN仿真方法

PDN仿真验证了所设计的网络在制造前是否达到目标阻抗。实践中通常采用三种方法，其精度依次递增：

• 基于电子表格的集总模型： 将电源分配网络 (PDN) 段建模为串联 RLC 网络。速度快，能够识别主要设计问题，但无法考虑平面谐振和空间效应。最适合用于初始电压调节模块 (VRM) 选择和大容量电容器数量估算。
• S参数PDN仿真 （Ansys SIwave、Cadence Sigrity、HyperLynx PI）：对PCB平面进行完整的电磁仿真。可捕捉平面谐振峰、反谐振零点、平面分割效应以及电容布局优化。当Z_目标 低于 10 mΩ。
• 时域模拟： 采用来自 IBIS 功率模型或实测波形的实际 IC 电流曲线。提供实际开关条件下的直接电压降预测。是针对最坏情况签核分析的最精确方法。

5. PDN测量、验证和常见问题解答

PCB制造完成后，在系统组装完成之前，应验证PDN阻抗，以确认仿真结果在硬件中得到验证。仿真与测量结果之间的差异通常源于元件模型不准确、过孔或连接器中未建模的寄生电感，或实际介电特性导致的平面谐振偏移。

单端口矢量网络分析仪测量

在VRM和去耦电容安装到位、IC移除的情况下，测量IC电源引脚处的S11值。S11转换为阻抗：

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω（VNA 端口阻抗）。对于 Z < 100 mΩ，请使用双端口并联直通测量以提高低阻抗值的测量精度。

时域验证

系统组装完毕后，在满负荷工作状态下，使用电源轨探针（带宽至少 20 MHz，推荐 1 GHz）测量 IC 电源引脚。验证以下内容：峰峰值电压纹波在允许的纹波范围内；瞬态电压下降不超过最小工作电压规格；开关稳压器纹波频率可见且幅度在预期范围内。

常見問題解答

PDN阻抗中反谐振峰的成因是什么？

当一种电容器类型（其阻抗高于自谐振频率时变为感性）的阻抗与另一种电容器类型（仍为容性）的阻抗相交时，就会出现反谐振峰。在此交点处，阻抗会叠加而不是抵消，从而产生一个可能超过_目标阻抗的峰值。可以通过以下方法抑制该峰值：使用阻值略有不同的电容器来拓宽谐振频率；并联电阻阻尼电容器；或者选择在交叉频率处具有更高等效串联电阻 (ESR) 的电容器类型。

我可以使用铁氧体磁珠来隔离PDN区域吗？

铁氧体磁珠适用于将敏感的模拟或射频电源轨与 10–100 MHz 以上的数字开关噪声隔离。请勿将铁氧体磁珠与大电流数字电源路径串联使用——它们的阻抗会导致负载下出现显著的电压降，并且非线性特性可能导致 VRM 不稳定。

我需要多少相VRM？

对于标准集成 FET VRM 设计，一般指导原则是每相 10–15 A。对于 60 A 的 CPU 供电轨，使用 4–6 相。对于 200 A 以上的 GPU 或 AI 加速器供电轨，通常使用 12–16 相。更多相数可以降低输出纹波，允许使用更小的电感器，并提高瞬态响应带宽，但代价是需要更多的控制器和 FET。

有关电源完整性方面的相关主题，请参阅我们的指南，包括去耦电容布局、电源层设计技术、同步开关噪声抑制和多层PCB叠层设计。Highleap Electronics提供PDN设计审查和高速PCB制造服务。欢迎索取项目报价。