10层AI服务器PCB设计，适用于加速器硬件

“AI服务器PCB”是一种系统描述，而非制造类别。该术语可以指底板、加速器附加卡、CXL存储设备、重定时器卡、网络接口、光模块载板、管理控制器、配电板或液冷子系统内部的小型控制板。这些产品在层数、层压板、阻抗容差、HDI结构或可靠性方案方面都不相同。

十层结构可能适用于某些特定的AI基础设施板，但不应将其宣传为高端加速器底板或交换系统的通用平台。合适的层数取决于元件间距、通道数量、参考平面需求、电源分配、连接器拓扑结构、机械厚度和认证要求。在许多情况下，使用十二层、十六层或更多层的传统电路板比将多个连续的HDI周期和分散的电源平面强行塞进十层结构风险更低。

本指南解释了十层PCB在技术上可行的应用场景，以及制造前必须提供的组件。它有意避免诸如“Tachyon芯片等于六英寸”、“0.4毫米BGA封装始终需要3+4+3封装”或“所有AI板都需要3级封装”之类的固定说法。这些决定应由已发布的通道模型、封装泄漏研究和采购文件来决定。通用结构指导可在十层PCB工程概述中找到，而详细的电气工作则在高速通道指南中介绍。

10层PCB在人工智能基础设施中的应用

当电路板的高速接口数量有限、布线区域紧凑且电源架构不需要大量宽隔离层时，十层结构最为可靠。例如，管理板和 BMC 板、带有数量可控的 PCIe 或 CXL 通道的加速器或存储扩展卡、重定时器卡、光模块扩展卡、CXL 内存扩展设备、网络接口子组件、风扇和水泵控制器、遥测板以及部分电源控制产品。

当电路板需要容纳多个超大型封装、承载大量内存通道、布线众多 112 Gb/s 或新兴的 224 Gb/s 级通道、支持多个大电流电源轨，或连接多个高密度夹层板和光接口时，保持相同的层数就变得困难。在这些情况下，即使走线能够满足要求，反焊盘、过孔区和电源岛占用的布线面积和平面面积也会使十层电路板的电气性能变得脆弱。

决策应至少比较三种架构：传统的十层板、十层HDI板和层数更多的传统板。层数最少的并不一定意味着成本最低或最可靠。顺序层压、激光钻孔、铜填充和良率降低等因素，可能会抵消增加两层传统层所带来的成本。

在选择堆叠方式之前对电路板进行分类

应根据电路板在系统中的作用来选择堆叠结构。加速器扩展卡、CXL 存储卡和光模块载体虽然都属于 AI 硬件，但它们的关键约束条件却各不相同。

管理和控制委员会

这些电路板通常主要由微控制器、BMC器件、电源时序控制器、风扇或水泵控制器、传感器接口和中速网络组成。采用富含参考平面的十层叠层结构，无需在整个电路板上使用优质低损耗材料，即可提供清晰的电路回流路径、开关电源和测量电路之间的隔离以及足够的功率分配。

PCIe 和 CXL 设备

PCI Express 和 CXL 链路共享相同的物理层基础，但其规范版本和封装尺寸仍然至关重要。PCIe 5.0 使用 32 GT/s NRZ 编码，PCIe 6.0 使用 64 GT/s PAM4 编码，而 PCIe 7.0 版本 1.0 则采用 128 GT/s PAM4 编码。CXL 4.0 于 2025 年发布。这些信息构成了信号传输的背景，但并不能提供通用的电路板损耗预算。在选择电路板结构之前，必须确定适用的基本规范、附加卡或定制拓扑结构、连接器型号、重定时器位置和封装分配。

网络和光互连板

IEEE 802.3df-2024 标准规范了 400 Gb/s 和 800 Gb/s 以太网的目标和物理层。即使电路板被描述为“800G”，其通道数、电气距离、连接器和光模块接口也可能有所不同。目前，IEEE P802.3dj 仍在开发 1.6 Tb/s 的运行模式以及更高级的 200/400/800 Gb/s 物理层；使用该标准的电路板设计必须明确指出具体的草案或客户要求。同样，OIF 224G 级项目区分了超短、极短、中等和长距离传输，而不是定义一个通用的 PCB 通道。

对于所有三种板型，供应商都需要实际的通道定义。仅凭“Gen7”、“800G”或“224G”之类的市场标签不足以发布层压或背钻工艺。

加速器封装、HBM 和 PCB 边界

现代加速器使用的高带宽内存通常通过先进的封装、中介层或封装级基板与处理器集成。因此，HBM接口通常不会像传统的差分总线那样布线在服务器PCB上。该电路板承载着加速器封装的外部电源、PCIe/CXL、芯片间通信、管理、时钟和服务接口。将HBM通道视为普通的PCB带状线是一种根本性的架构错误。

封装边界从两个方面改变了PCB的设计问题。首先，电路板可能不再支持超宽HBM接口，但仍然需要支持高密度的BGA引脚和大电流供电网络。其次，即使外部高速通道的数量不多，封装引脚、插座或焊盘的几何形状以及去耦元件的布局也可能决定电路板的层数。

董事会规划所需的资料包信息

• 球形地图、球场、土地直径和人口减少模式；
• 通过轨道交通进行动力和地面球分配；
• 外部高速球道位置和参考球图案；
• 允许扇出区、焊盘内过孔区和背面去耦区；
• 机械式挡板、加强筋、散热片或冷板安装；
• 用于信道仿真的封装和分路模型；
• 装配轮廓和共面性要求。

如果BGA逃逸研究占用了参考平面、破坏了功率分布，或者所需的层数超过了认证计划所能支持的范围，则应尽早否决十层设计。十层HDI工程指南解释了为什么仅凭间距无法确定1+8+1、2+6+2或3+4+3的封装结构。

PCIe、CXL 和以太网通道工程

必须从整个通道的角度来验证高速传输的可行性：包括封装分线、过孔过渡、布线、连接器或电缆引出、重定时器（如有）以及接收器封装。材料选择只是其中一个变量。

当拔出的未使用残端违反通道要求且盲孔方案不适用时，应指定进行反向钻孔。注释必须明确钻孔位置、目标层、最大残留残端长度、刀具直径、允许的钻孔深度以及验证方法。固定的“最大3 mil”要求并不适用于所有面板厚度和对准窗口。

同样，差分对匹配和通道间距应根据具体的实现方式和信道模型而定。诸如线对内±1 mil或10W间距之类的规则并非通用的合规性指标。布线指南解释了如何将时序、串扰和转换要求转化为布局约束。

堆叠、材料和铜决策

实用的十层人工智能基础设施堆叠结构通常优先考虑参考平面而非最大信号层数。四信号、四地、两电源架构可以提供两个外部微带层和两个参考良好的带状线层，同时保持宽广的电源分布。六信号/四平面布局提供了更大的布线容量，但可能导致相邻信号层或平面面积不足；仅当实际回流路径和串扰方案允许时才应使用。

低损耗材料应放置在通道模型显示需要的位置。混合结构可以在选定的高速带状线层周围使用低损耗芯材和粘合系统，而在其他位置使用另一种兼容的系统。混合结构仍必须满足粘合、钻孔、尺寸变化、铜粘附和热循环要求。同一市场损耗等级的两种层压板系列不能自动互换。

物料发布输入

• 确切的批准等级或批准材料清单；
• 芯材和预浸料结构、树脂含量和玻璃纤维类型；
• 插入损耗模型中使用的铜型材；
• 设计 Dk 和 Df 源、方法和频率范围；
• 替代权限和重新认证途径；
• 从顺序层压、填充、精加工到组装的热历史；
• 供货情况、最低采购量和长期供应限制。

这份十层材料指南详细介绍了这些控制措施。受控阻抗必须根据拟定的生产结构重新计算，而不能直接复制通用的 5 mil/50 Ω 表格。

HDI、BGA逃逸和过孔架构

当高密度互连（HDI）能够提供传统过孔场无法实现的布线便利性或电气性能时，HDI 才是合理的。封装引脚分布、行数、电源过孔需求以及可用信号层比引脚间距本身更为重要。

对于加速器、重定时器和开关封装，焊盘内通孔可用于修复引出通道。制造图纸应区分铜填充微孔、非导电填充、树脂塞、平坦化和铜盖。堆叠式微孔需要结构特定的可靠性验证，因为填充通孔与目标焊盘之间的界面在反复热暴露下可能成为疲劳点。

不应仅仅因为有现成的HDI板就选择它。每增加一层堆叠工艺，都会增加成像、层压、激光钻孔、金属化以及通常的铜填充/平坦化。设计时，应从布线、良率、可靠性和成本等方面，而不仅仅是标称层数，来比较多层传统电路板和复杂的十层HDI电路板。

HDI 释放检查

• 在钻孔表中显示所有盲孔、埋孔、跳孔和通孔跨距；
• 按层识别堆叠和交错关系；
• 确定微孔直径、介质厚度和捕获区域作为一个工艺窗口；
• 定义填充、盖面、凹坑和装配表面要求；
• 明确产品规格、等级、资格证书和批次验收要求；
• 不要将 IPC-6016 作为当前的 HDI 验收标准；请使用适用的当前产品规范和采购修订。

电力输送网络和电流分配

仅凭当前新闻标题无法设计加速器电源。电路板上的电源分配网络 (PDN) 必须满足直流压降、瞬态阻抗、转换器布局、封装入口、连接器或母线限制、铜温升和机械约束等要求。电流可以通过边缘触点、大电流连接器、母线、垂直电源模块或局部稳压器传输；每种架构对 PCB 的使用方式各不相同。

目标阻抗关系Z_{_target} = ΔV / ΔI只是一个起点，并非完整的电源分配网络 (PDN) 规范。相关的瞬态频谱、电压调节器控制环路、封装电容和允许的压降都必须明确定义。在板载电容仍然有效的频率范围之上，封装和芯片上的结构起主导作用。

影响制造的直流和交流问题

• 哪些类型的钢轨需要宽平面、厚铜、铜嵌层或外置导体？
• 最小成品铜箔厚度是多少，而不是标称箔材重量？
• 防抖垫、插槽、散热切口和安装硬件会占用多少平面面积？
• 背面去耦可以放在哪里？元件焊盘上是否需要填充过孔？
• 在最坏情况下的电流和环境条件下，允许的电压降和温升是多少？
• 电路板是否需要电流检测结构、校准分流器或开尔文布线？

IPC-2152 标准提供了载流能力和热行为方面的指导，但它并没有将复杂的平面或过孔布局简化为一个通用的电流密度限制。对于高电流加速器板，应使用仿真或经过验证的测试数据。在某些产品中，使用母线、引线框架或电源模块比让数百安培的电流流经普通 PCB 平面更为合适。

热机械集成

PCB只是散热路径中的一个环节。高功率封装通常通过封装盖、散热片或液冷板散发大部分热量，而不是通过电路板本身。铜层和过孔可以分散局部热量并降低电损耗，但简单的过孔数量计算并不能证明封装的散热性能。

机械载荷与热导率同样重要。大型封装、加强筋、冷板和连接器笼会产生弯矩，从而可能对焊点和微孔造成应力。电路板图纸应明确规定厚度、平整度、禁焊区、安装孔公差以及任何受控的局部厚度。组装分析应考虑回流焊过程中的翘曲以及使用温度。

热/机械释放输入

• 封装功率和经认证的热接口；
• 散热器或冷板附件及夹紧载荷；
• 机械硬件下的组件和过孔；
• 电路板支撑、加强筋和底盘限制；
• 允许弯曲/扭转和局部共面性；
• 温度范围和预期热循环；
• 材料热膨胀系数和混合堆叠对称性。

厚铜层会改变蚀刻几何形状、树脂填充和层压性能。铜币和铜嵌件是特殊结构，对尺寸、粘合方法、平整度和检验标准都有明确的要求；它们不应作为每块AI板的标准选项。

可靠性、测试和可追溯性

数据中心使用并不一定意味着产品符合IPC 3级标准，商用人工智能产品也不会因为带有“人工智能”字样就自动获得汽车、医疗或航空航天领域的认证。适用的性能等级和质量体系取决于产品风险、客户需求和采购文件。

对于刚性电路板，通常适用IPC-6012产品性能系列；刚挠结合板使用IPC-6013，高频结构在适用情况下可采用IPC-6018。IPC-A-600提供可视化解释，但不能取代产品规格。修订、类别、增补和客户例外情况必须在订单中注明。

可靠性证据可能包括热应力微切片测试、互连应力测试、高可用性测试 (HATS)、温度循环测试、回流焊模拟、CAF 测试、插入损耗测试片或产品级环境鉴定。这些方法回答不同的问题。JEDEC 组件测试方法并不能自动定义裸板批次的验收，而 IST 也并非仅仅是 -40°C 至 +125°C 的温度循环测试。

常被考虑用于高风险项目的记录

• 合格证书和电气测试确认；
• 已发布堆叠和材料/批次可追溯性；
• 针对特定阻抗试片的TDR结果；
• 所订购的结构和样品方案的显微切片结果；
• 必要时进行控制深度或反钻验证；
• 新型HDI结构的首件或资格报告；
• 根据合同要求进行序列化和流程单据追溯。

并非每批货物都需要所有报告。报价单应区分标准记录、可选报告、破坏性测试以及需要专用试片或额外面板的鉴定工作。

制造发布和报价包

仅凭“10层AI服务器板”和一份概要说明无法提供有效的报价。供应商需要足够的信息来区分管理板和高速重定时器或加速卡，并确定流程风险集中在哪里。

DFM响应应包含拟定的生产叠层结构、最终阻抗几何形状、已识别的例外情况、特殊工艺假设和审批项目。如果报价单中暗含替换材料、更改过孔结构或删除所需报告，则在技术上不等同于DFM响应。

提交人工智能基础设施PCB以供工程审核