适用于DDR5和PCIe的10层高速PCB工程

十层电路板可以支持高要求的数字链路，但层数本身并不能保证符合标准。最终结果取决于整个通道：发射器封装、分支电路、过孔、布线传输线、连接器或电缆接口、接收器封装以及均衡电路。即使采用优质层压板，电路板也可能因为谐振过孔短截线或断路而失效；而采用更经济材料的较短通道，只要过渡设计合理，也能通过验证。

本页面围绕通道工程展开。它将公开的协议信息与特定外形尺寸的限制区分开来，展示了如何分配损耗和不连续裕量，并定义了制造商可以提供的证据。详细的几何结构信息属于阻抗控制规范，而布局执行信息则属于布线指南。

首先是频道，而不是协议标签

“支持PCIe Gen6”、“112G材料”和“800G PCB”等描述并不完整。同一协议可以以多种外形尺寸出现，并采用不同的连接器、传输距离和通道掩码。相同的数据速率可以通过芯片间的短链路、主板到扩展卡的链路或背板进行传输，而损耗分配方式可能截然不同。

供应商不应仅凭材料名称和层数就承诺提供接口支持。负责任的回应是有条件的：只有在客户的损耗、阻抗和过渡要求与已发布的叠层结构相匹配后，才能对拟建方案进行报价和建造。

数据速率能告诉你什么，又不能告诉你什么？

数据速率是频谱分析的起点，但调制方式至关重要。PCI Express 5.0 使用 NRZ 调制，运行速率为 32 GT/s，奈奎斯特频率为 16 GHz。PCI Express 6.0 使用 PAM4 调制，运行速率为 64 GT/s，奈奎斯特频率保持在 16 GHz，并增加了 FEC 和 FLIT 功能。PCI Express 7.0 版本 1.0 于 2025 年发布，运行速率为 128 GT/s，同样使用 PAM4 调制，奈奎斯特频率提升至 32 GHz。这些公开数据本身并不能决定电路板的损耗预算；相关的外形尺寸规范才能决定。

奈奎斯特频率并非最重要的最高频率。上升时间、抖动、均衡和不连续性都会导致高于奈奎斯特频率的灵敏度。同时，在每次计算中使用任意高的频率可能会过度限制电路板的性能。请使用适用的合规性方法中的带宽和掩码。

建立插入损失和中断预算

通道预算应考虑合规性参考平面之间的每个物理部分。例如，PCI-SIG 的公开资料显示，PCIe 5.0 CEM 通道在 16 GHz 频率下的总通道插入损耗预算为 36 dB。该数值仅适用于特定通道，不应推广到所有 32 GT/s 拓扑结构。电路板设计人员在确定可用走线损耗之前，必须扣除封装、连接器、附加卡或基板的损耗。

损耗并非一个单一的dB/英寸常数。

走线损耗随频率、线宽、介质厚度、铜箔厚度、玻璃结构以及走线方式（微带线或带状线）而变化。数据手册中的损耗因子（Df）不能直接转换为通用的传输距离。连接器和过孔的损耗也与频率相关，短截线谐振会产生一个狭窄而深的凹陷，其危害比平滑的平均损耗更大。

返损和串扰也会消耗利润。

即使链路的插入损耗指标符合要求，也可能因为阻抗不连续、模式转换、近端或远端串扰或电源噪声导致眼图闭合而失效。因此，串行链路评估应使用协议要求的指标（例如信道工作裕量、COM、统计眼图或厂商特定的链路模型），而不仅仅依赖于损耗曲线电子表格。

选择材料、铜和几何形状

材料选择应基于提取的通道，而非协议表。介质系统、铜表面粗糙度和叠层几何结构共同作用。在薄介质上加宽线路可以降低导体损耗，但会占用布线空间；低介电常数（Dk）材料可以改变达到相同阻抗所需的线路宽度；非常光滑的箔材可以降低损耗，但需要合格的粘合工艺。

混合结构在承载最敏感通道的层周围采用低损耗系统，而在其他部分则使用合格的传统材料。这种结构可能具有成本效益，但必须确定具体的材料组合、粘合层和压制工艺。材料选择指南解释了为什么 MEGTRON、I-Tera、Tachyon 和特种低损耗层压板系列不能自动视为等效材料。

不要将协议代数分配给层压板名称

诸如“MEGTRON 6 支持 8 英寸 PCIe Gen5”或“112G 需要 Tachyon 芯片”之类的说法忽略了太多变量，因此不够可靠。一条较短的 112G 布线路径可能适用于多个低损耗系统；而一条较长的、带有多个连接器的布线路径则可能需要更低损耗的结构或不同的系统架构。正确的输出结果应该是针对实际布线和制造模型的模拟裕量。

玻璃编织和倾斜

在 112G 及以上规格下，玻璃编织引起的局部延迟变化可能与线对内时延偏差相当。玻璃铺展、布线角度、走线宽度和线对位置应根据实际结构选择。电路板图纸应标明任何受限的玻璃类型或​​布局中使用的时延偏差缓解措施。

通过过渡、反向钻探和突破

直通过孔包含焊盘电容、筒形电感以及信号连接下方或上方未使用的筒形部分。该未使用部分表现为短截线。其谐振取决于电长度和介质环境，因此固定的“按协议划分的最大短截线”表仅是一种规划启发式方法。可接受的残余长度必须来自通道模型和供应商的深度控制能力。

背钻

背钻是指使用深度可控的二次钻头去除未使用的镀层筒体。设计必须明确钻孔侧、目标层、标称剩余长度、允许的深度公差、钻孔超尺寸、相邻特征的禁钻区域以及验证方法。根据质量控制方案，可以使用X射线、工艺试样、显微切片或机床深度记录等方法。除非订单明确要求并包含抽样报价，否则不应承诺“每块板材均经过X射线验证”。

盲孔和HDI

盲孔微通孔可以缩短过渡距离并提高引脚密度，但堆叠结构会引入界面可靠性问题。通孔类型的选择不仅取决于数据速率，还取决于BGA逃逸、层间距、布线和认证等因素。设计良好的传统通孔，配合反焊盘和背钻，其性能可以优于认证不佳的堆叠微通孔。

参考转换

当信号切换层时，其回流电流需要在新旧参考层之间找到一条近距离路径。如果两个参考层均为地，则可以通过缝合过孔提供该路径。如果参考层在电源和地之间切换，则可能需要合理放置的去耦路径。过孔间距取决于过渡几何形状和频率；通用的 50 mil 规则不能替代分析。

图 3. 10 层高速 PCB 叠层和通道概览。

预制和后制验证

制作前

预制审核应确认叠层结构、材料结构、阻抗等级、铜模型、关键过孔过渡、背钻孔定义和试样方案。对于最高速链路，应将布局后提取结果与顺应性模型进行比较，并考虑制造拐角而非仅考虑标称几何形状。

制造后

标准裸板测试报告可根据要求包含电气测试和阻抗控制测试结果。高速项目可能还会要求提供插入损耗测试片、背钻孔测量、显微切片、材料证书或首件S参数数据。所需文件包应在报价前商定；并非所有高级报告都会随每块电路板一起提供。

IPC-TM-650 包含特性阻抗和信号损耗测试方法，但客户仍需自行定义代表性试样、验收限值、抽样和批次处理方式。对于合规性要求严格的产品，应将试样数据与提取的路径模型关联起来，而不是将试样视为独立的认证依据。

高速制造报价所需信息

只有技术资料齐全才能快速报价。请提供原始制造数据、钻孔和布线文件、网表、已发布的叠层结构或叠层结构约束、阻抗表、材料认证规则、铜箔用量要求、背钻孔图、控制深度定义、表面光洁度、电路板等级、数量以及所需报告。

对于通道敏感型设计，还需提供接口/外形尺寸规格、关键层分配、最大布线或提取损耗目标、任何禁用材料或玻璃类型，以及制造商是否可以调整受控几何形状。明确哪些特征需要在CAM更改前获得客户批准。

制造工艺路线和记录在《十层制造指南》中有详细描述。成本应根据完整的结构进行评估，而不是根据固定的“高速附加费”进行评估。

申请高速10层PCB评审

模型制造和运营角

仅凭标称通道结果不足以满足量产发布要求。提取的模型应包含实际的高损耗和低损耗拐点：介质层厚度、介电常数/损耗因子 (Dk/Df)、蚀刻宽度、铜粗糙度、过孔对准精度和背钻残留。温度也会影响介质特性和接收器裕量。目的并非不切实际地将所有最坏情况叠加在一起，而是识别影响裕量的主导变量，并确认采购容差能够控制这些变量。

在首件样品制作阶段，应将仿真数据与制造数据进行关联。时域反射计（TDR）试样可验证阻抗，损耗试样可验证所选的介质/铜模型，背钻试样或微切片可验证残余短路假设。当测量数据与模型存在差异时，在将该结构用作可重复使用的高速平台之前，应更新模型或工艺。

遵守协议仍然是系统的责任。

裸板供应商可以验证结构、电气连续性、代表性阻抗和约定的测试结果。但如果没有组装好的器件、封装、连接器、固件和合规性测试装置，他们无法对完整的 PCIe、以太网或内存链路进行认证。网站措辞应区分“按照客户发布的高速要求制造”和“通过协议认证”。

标准现状及实施范围

接口名称必须与产品所使用的版本和外形尺寸相关联。PCI Express 7.0 版本 1.0 于 2025 年发布，但板级限制仍然取决于适用的基础文档和外形尺寸文档。IEEE 802.3df-2024 涵盖 400 Gb/s 和 800 Gb/s 以太网。1.6 Tb/s 以太网以及其他 200/400/800 Gb/s 物理层的开发工作仍在 IEEE P802.3dj 框架下进行，因此基于该框架的设计必须明确指出所使用的具体草案或客户规范。同样，OIF 224G 级项目定义了多个传输距离类别，而不是单一的通用 PCB 通道。

这种区别对制造至关重要，因为损耗掩模、封装假设、连接器、测试夹具和均衡处理都会因实现方式的不同而有所差异。供应商在未明确相关通道定义的情况下，绝不应将“800G”、“1.6T”或“224G”等概念直接转换为固定的材料、走线长度或背钻值。

高速信道关闭

• 确定接口版本、外形尺寸、端点和合规性方法。
• 将损耗、回波损耗、串扰和不连续裕度分配到封装、电路板、过孔和连接器上。
• 从提取的通道中选择层压板、铜轮廓和几何形状，而不是从协议标签中选择。
• 模型制造角点包括介质厚度、Dk/Df、铜粗糙度、线宽、过孔深度和对准。
• 定义具有代表性的阻抗和损耗试片，与产品级合规性测试分开进行。
• 将相同的堆叠结构和焊盘堆叠结构修订版本发布给布局、仿真、制造和测试团队。

从模拟到首篇文章相关性

当制造出的首件样品能够与其假设条件相互关联时，通道模型最为有效。关联方案应明确需要测量哪些尺寸和材料变量，需要测试哪些试样，以及如何利用这些结果更新模型。

相关性分析并非强行将测量数据与乐观模型相符，而是根据实际制造结构更新模型，并确定通道在工艺和运行拐点处是否仍满足裕量要求。当相关性分析表明铜粗糙度、树脂含量或过孔深度与假设存在差异时，纠正措施可能是材料控制的改变、过渡区域的重新设计或布线限制的调整，而不仅仅是收紧阻抗容差。