Leiterplattenentwurf für Fertigungsregeln und Designentscheidungen

Leiterplattendesign für die Fertigung Das bedeutet, Ihre Leiterplatte so zu konstruieren, dass sie im Fertigungsprozess effizient, mit hoher Ausbeute und zum vereinbarten Preis hergestellt werden kann. Jede Designentscheidung – Kupfergewicht, Durchkontaktierungsdurchmesser, Leiterbahnabstand, Leiterplattenlayout, Bauteilplatzierung, Schriftgröße im Siebdruck, Lötstopplack-Erweiterung, Bohrdateistruktur – bestimmt direkt, was der Hersteller und die Bestückungsfirma leisten können und zu welchen Kosten. Ein Design, das Fertigungsbeschränkungen ignoriert, führt nicht nur zu einem Vermerk bezüglich der Fertigungsgerechtigkeit bei der Angebotsprüfung, sondern erhöht auch die Stückkosten, verlängert die Lieferzeit, reduziert die Erstausbeute und kann sogar zu Feldausfällen führen, die alle Werkstests bestehen. Dieser Leitfaden behandelt die wichtigsten Designentscheidungen – mit den konkreten Zahlen hinter jeder Regel und deren fertigungstechnischer Begründung –, damit Entwickler fundierte Entscheidungen treffen können, anstatt Beschränkungen auswendig zu lernen, die sie nicht verstehen.

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Was PCB-Design für die Fertigung wirklich bedeutet – und warum es vor dem Layout beginnt

Die Leiterplattenentwicklung für die Fertigung ist keine Checkliste am Ende des Layouts. Sie ist vielmehr die Disziplin, in jeder Phase – vom Schaltplan bis zur Dateivorbereitung – Designentscheidungen zu treffen, wobei stets berücksichtigt werden muss, wie jede Entscheidung den Fertigungsprozess beeinflusst. Je früher eine Fertigungsbeschränkung berücksichtigt wird, desto kostengünstiger ist ihre Einhaltung.

Die Kosten für die Behebung von DFM-Problemen in verschiedenen Phasen

• Bei der Auswahl von Schaltplänen/Bauteilen: Die Wahl eines QFN- statt eines BGA-Gehäuses mit gleichem Rastermaß zur Vermeidung von Durchkontaktierungsfüllungen spart 8–15 US-Dollar pro Leiterplatte bei den HDI-Fertigungskosten, ohne dass Nacharbeiten im Design erforderlich sind. Die Verwendung von 1080-Prepreg anstelle von 2116 im HDI-Aufbau hält das Blind-Via-Aspect-Ratio unter 0.8:1 – den entscheidenden Unterschied zwischen einer zuverlässigen Durchkontaktierung und einem Feldausfall – ohne Änderungen im Routing und ohne Materialkosten.
• Bei 50 % Layout: Die Erkenntnis, dass eine asymmetrische Kupferverteilung beim Reflow-Löten zu Verformungen der Platine führt, und das anschließende Hinzufügen einer gleichmäßigen Kupferfüllung auf den dünneren Lagen dauert 30 Minuten. Wird dies erst nach der Platinenfertigung festgestellt, bedeutet dies, dass die gesamte Charge verworfen werden muss.
• Im endgültigen Layout, vor der Gerber-Berechnung: Die Durchführung einer DRC-Prüfung (Digital Reconstruction Code) für die Siebdruck-zu-Pad-Übertragung und die Neupositionierung von 15 Referenzbezeichnungen dauert eine Stunde. Die Übermittlung dieser Abweichungen an den Hersteller verlängert die Wartezeit um 24–48 Stunden und birgt das Risiko einer Fehlinterpretation der CAM-Daten.
• Bei Erst- oder Serienproduktion: Ein DFM-Problem, das die Fertigung erreichte, verursachte Kosten von 500 bis 5,000 US-Dollar und einen Produktionsausfall von 1 bis 3 Wochen. Bei einer Produktionsmenge von 10,000 Platinen zu je 12 US-Dollar entspricht ein Ausschuss von 5 % allein 6,000 US-Dollar an wiederverwertbarem Material – vor Berücksichtigung von Fehlern im Feld.

DFM ist eine Designkompetenz, keine Fabrikregel

Der Designer, der versteht warum Für ½ oz Kupfer existiert eine minimale Leiterbahnbreite von 0.10 mm (die Ätzhinterschneidung nimmt mit der Kupfertiefe zu). Warum ein Via-Seitenverhältnis über 10:1 zu unzuverlässiger Beschichtung führt (die Chemie kann die Mitte des Durchkontaktierungskanals nicht erreichen) oder warum eine Leiterplattenkontur ohne definierten Bezugspunkt Fertigungsunsicherheiten verursacht (Maßfehler akkumulieren sich von Struktur zu Struktur), ermöglicht es, intelligente Kompromisse zu finden, wenn die Leistung an ihre Grenzen geht. Der Entwickler, der DFM als binäre Checkliste (bestanden/nicht bestanden) betrachtet, optimiert immer im Blindflug.

Schichtaufbau und Materialentscheidungen, die die Fertigungsgrenzen definieren

Die vor dem Layoutbeginn getroffenen Entscheidungen zum Leiterbahnaufbau bestimmen, welche Bauteile auf der fertigen Leiterplatte hergestellt werden können und welche nicht. Diese Entscheidungen lassen sich nach dem Fräsen ohne eine komplette Neufertigung kaum noch ändern.

Symmetrischer Lagenaufbau: Unabdingbar für dünne Leiterplatten

Ein symmetrischer Schichtaufbau – bei dem die Lagenanordnung und die dielektrische Dicke oberhalb der Platinenmittellinie denen darunter entsprechen – verhindert unterschiedliche Wärmeausdehnung beim Laminieren und Reflow-Löten. Dehnt sich eine Platine asymmetrisch aus und zieht sie sich zusammen, verzieht sie sich dauerhaft. Bei Platinen mit einer Dicke unter 1.0 mm, wie sie häufig vorkommen, … HDI PCB Bei tragbaren Designs führen asymmetrische Leiterbahnaufbauten zuverlässig zu SMT-Platzierungsfehlern durch Verformung.

Designentscheidung: Spiegelbildliche Lagenpaare – wenn L2 eine 1-Unzen-Kupferfläche ist, muss auch L(N-1) eine 1-Unzen-Kupferfläche sein. Wo dies durch die Signalführung nicht möglich ist, wird auf der dünneren Seite eine schraffierte Kupferfüllung hinzugefügt. Dies erfordert keine elektrische Verbindung, verursacht keine zusätzlichen Fertigungskosten und gleicht die Wärmeausdehnung aus.

Materialanpassung an den Montageprozess

• Standard FR4 (Tg 130–140°C): Für einseitige SMT-Bestückung mit bleifreiem Reflow-Löten geeignet. Für doppelseitige bleifreie Bestückung grenzwertig – zwei vollständige Reflow-Zyklen bei einer Spitzentemperatur von 255–260 °C bringen die Leiterplatte zu nahe an ihre Glasübergangstemperatur. Für die doppelseitige Bestückung sollte die mittlere Glasübergangstemperatur (150–160 °C) als Mindestwert angegeben werden.
• Hoch-Tg-FR4 (Tg 170°C+): Erforderlich für die doppelseitige, bleifreie Montage, den automobilen Betriebstemperaturbereich (−40 °C bis +125 °C) und Anwendungen mit hohen Temperaturwechselbeanspruchungen. Kostenaufschlag: 10–20 % gegenüber Standard-FR4 – weniger als ein Nachbearbeitungszyklus.
• CAF-beständige Laminate: Bei Konstruktionen mit Durchkontaktierungsabständen unter 0.20 mm in feuchter Umgebung kann es bei Standard-FR4 mit der Zeit zu leitfähigem anodischem Filamentwachstum zwischen benachbarten Bohrungen kommen. Verwenden Sie CAF-beständige Sorten (z. B. Isola 370HR, Shengyi S1000-2M), wenn sowohl geringe Lochabstände als auch Feuchtigkeitseinwirkung vorliegen.

Entwurf einer vollständigen Spezifikation für kontrollierte Impedanz

Eine Leiterbahn mit kontrollierter Impedanz ist nur so genau wie ihre Spezifikation. Die Leiterbahnbreite im EDA-Tool wird anhand angenommener dielektrischer Parameter berechnet. Wenn in den Fertigungshinweisen lediglich „50 Ω erforderlich“ angegeben ist, verwendet der Hersteller seinen Standard-Lagenaufbau, der von den Annahmen Ihres EDA-Tools abweichen kann. Dies führt zu Impedanzschwankungen zwischen verschiedenen Chargen und kann im Feld zu Signalintegritätsproblemen führen.

Eine vollständige Impedanzspezifikation erfordert alle fünf Elemente: Lagennummer, Leiterbahnbreite, Zielimpedanz (Ω), Toleranz (±%) und Bezeichnung der Referenzebene. Beispiel: „50 Ω ±10 % auf L1, Leiterbahnbreite 0.127 mm, Referenzebene L2“. Fehlt ein Element, muss der Hersteller Annahmen treffen.

Kupfergewicht und seine Auswirkungen auf die Fertigung

Das Kupfergewicht beeinflusst gleichzeitig die minimale Leiterbahnbreite, die Ätzqualität und die Impedanz:

• ½oz (17µm): Erforderlich auf HDI-Aufbauschichten für Laserbohrungen (für konformes Maskenätzen wird dünnes Kupfer für präzise Fensterkanten benötigt); verwendet auf hochdichten Signalschichten, wo Leiterbahnen von 0.075–0.10 mm erforderlich sind
• 1 oz (35 µm): Standard für die meisten Signal- und Flächenschichten; minimale Leiterbahnbreite 0.125 mm im Standardprozess
• 2 oz (70 µm): Für Stromverteilungsschichten, die Dauerstrom führen: Mindestleiterbahnbreite 0.20 mm; die Belastbarkeit der inneren Lage vor Auftragserteilung mit dem Hersteller abklären.
• Gemischte Kupfergewichte auf derselben Schicht Dies kann zu Ätzproblemen führen, da das Ätzmittel gleichzeitig unterschiedliche Tiefen abträgt. Dadurch werden dünne Strukturen überätzt oder dickere Kupferbereiche unterätzt. Daher ist eine gleichmäßige Kupfergewichtung pro Schicht erforderlich.

Leiterbahn-, Zwischenraum- und Kupferdesignregeln: Woher die einzelnen Zahlen kommen

Mindestspuren und Mindestabstände nach Kupfergewicht

Die minimalen Leiterbahn- und Zwischenraumwerte ergeben sich aus den physikalischen Gesetzen des Ätzprozesses: Das Ätzmittel greift das Kupfer sowohl seitlich als auch nach unten an, und die seitliche Unterätzung nimmt mit der Kupfertiefe zu. Ein Entwickler, der 0.10 mm Leiterbahnen auf 2 oz Kupfer vorschreibt, verlangt eine Eigenschaft, die mit dem Ätzverfahren nicht zuverlässig hergestellt werden kann.

Die Auslegung sollte sich an den Standardminima orientieren, es sei denn, die Dichte erfordert zwingend höhere Toleranzen. Höhere Mindestwerte erfordern eine Bestätigung der Machbarkeit, sind mit höheren Kosten verbunden und verringern die Ausbeutemargen.

Leiterbahnverläufe und Säurefallen

Leiterbahnen, die in Winkeln unter 90° verlaufen, bilden geschlossene Kupfertaschen, in denen sich Ätzmittel ansammelt und das Kupfer auch nach der Reinigung der Umgebung weiter auflöst. Die dadurch ausgedünnte oder durchtrennte Leiterbahn kann zwar elektrische Prüfungen bei Raumtemperatur bestehen, aber unter thermischer Belastung versagen. Designvorschlag: Leiterbahnen standardmäßig in 45°-Bögen verlegen; DRC-Beschränkungen für spitze Winkel aktivieren. Bei Kupferflächen in der Nähe von Leiterbahnverzweigungen sicherstellen, dass sich keine spitzen Winkeltaschen in der Geometrie der Kupferfläche bilden.

Kupfersplitter und isolierte Inseln

Dünne, isolierte Kupferstrukturen – schmale Gießbereiche, Leiterbahnkeile zwischen benachbarten Pads, durch Abstandsregeln verbleibende Kupferfragmente – sind Designentscheidungen, die Fertigungsprobleme verursachen. Strukturen mit einer Breite von weniger als 0.10 mm können sich während des Ätzprozesses ablösen und auf benachbartes Kupfer abdriften, was Kurzschlüsse zur Folge hat. Isolierte Kupferinseln mit einer Fläche von über 1 mm² auf inneren Lagen führen zu einer ungleichmäßigen Ätzbelastung, die die Leiterbahnbreiten verändert und die Impedanz beeinflusst.

Designentscheidung: Nach der Gießgenerierung die DRC für schwimmendes Kupfer ausführen. Alle Kupferflächen ohne Nettoanteil zuweisen, entfernen oder kommentieren. Eine Mindestbreite von 0.10 mm für Kupferstrukturen festlegen.

Tropfenförmige Anschlüsse an Via- und Pad-Verbindungen

Wo eine Leiterbahn an einer T-Verbindung auf eine Durchkontaktierung oder ein Pad trifft, stellt die scharfe Innenkante sowohl eine potenzielle Säurefalle als auch eine Konzentration mechanischer Spannungen beim Bohren dar. Tropfenförmige Übergänge – abgerundete Kupferrundungen – beseitigen beide Risiken und verstärken den Ring. Aktivieren Sie die automatische Einfügung tropfenförmiger Übergänge global im EDA-Tool, bevor Sie die Ausgabedateien generieren.

Hochspannungsfreigabe (IPC-2221)

Standardmäßige Leiterbahnabstände sind für niedrige Signalpegel kalibriert. Oberhalb von 30 V steigen die Abstandsanforderungen gemäß IPC-2221 mit der Spannung – ein Zusammenhang, der in den meisten DRC-Regeln für die Signalebene nicht berücksichtigt wird. Designs mit 48-V-Versorgungsschienen und 3.3-V-Logik weisen häufig unzureichende Abstände zwischen Versorgungs- und Signalbereich auf, da die Regeln für den Signalpegel einheitlich angewendet wurden.

• Bis zu 30 V extern unbeschichtet: Mindestens 0.10 mm
• 31–50 V, außen unbeschichtet: 0.60 mm; innen: 0.10 mm
• 51–100 V extern: 1.00 mm; intern: 0.10 mm
• 101–170 V extern: 1.50 mm; intern: 0.20 mm

Designentscheidung: Im EDA-Tool separate Netzklassen für Hochspannungsnetze mit spannungsgerechten Abstandsbeschränkungen definieren.

Entscheidungen zur Durchkontaktierungs- und Bohrlochkonstruktion: Aspektverhältnis, Durchlass-/Nichtdurchlassbohrungen und Langlöcher

Über das Seitenverhältnis: Eine Zuverlässigkeitsentscheidung beim Layout

Das Aspektverhältnis (Leiterplattendicke ÷ fertiger Lochdurchmesser) bestimmt, ob die Beschichtungschemie das Kupfer gleichmäßig im Inneren der Durchkontaktierung verteilen kann. Bei einem Verhältnis über 10:1 erreicht die Chemie nicht zuverlässig die Mitte der Durchkontaktierung – die Folge ist eine dünne Kupferschicht in der Mitte, die nach 50–200 Temperaturzyklen reißt. Die Durchkontaktierung besteht den ersten elektrischen Test, versagt aber im Feld.

• ≤8:1: Standard – zuverlässige Beschichtung, kein Aufpreis
• 8–10:1: Fortgeschritten – Pulsplattierung erforderlich, ca. 15 % Kostenaufschlag
• 10–12:1: Hochwertige Fertigung – erhebliche Kosten und lange Lieferzeiten; Fertigungskapazität vor Auftragserteilung prüfen
• >12:1: Mit dem Standard-Bohr- und Plattenverfahren nicht erreichbar; erfordert lasergebohrte Blinddurchkontaktierungen oder Reduzierung der Plattendicke

Ein häufiger, unbeabsichtigter Fehler: Ein Entwickler erhöht die Platinendicke von 1.6 mm auf 2.4 mm, um die mechanische Steifigkeit zu verbessern, behält aber die 0.25 mm großen Durchkontaktierungen bei. Das Seitenverhältnis ändert sich von 6.4:1 auf 9.6:1 – von Standard zu High-End –, ohne dass ihm bewusst ist, dass sich dadurch die Zuverlässigkeit jeder einzelnen Durchkontaktierung auf der Platine verändert.

Ringförmiger Ring: Konstruktion unter Berücksichtigung der Bohrtoleranz

Der Ring gleicht Positionsfehler des Bohrers aus. Standardmäßiges CNC-Bohren hat eine Registertoleranz von ±0.075 mm, die den Ring direkt reduziert: Ein 0.10 mm dicker Ring mit einer Toleranz von ±0.075 mm weist im ungünstigsten Fall einen Restring von 0.025 mm in den inneren Schichten auf – ein echtes Risiko für Ausbrüche in der Produktion.

• Äußerer ringförmiger Rand: 0.125 mm bevorzugt, 0.10 mm absolutes Minimum
• Innenring: 0.10 mm bevorzugt, 0.075 mm absolutes Minimum
• Fügen Sie an allen Stellen tropfenförmige Verbindungen hinzu, um die Verbindung gegen Ausbrüche zu verstärken.

PTH vs. NPTH: Bohrkompensation verstehen

PTH-Bohrungen erhalten eine galvanische Kupferbeschichtung, die den fertigen Bohrungsdurchmesser um 0.05–0.10 mm reduziert – für eine PTH-Bohrung mit 0.30 mm fertigem Durchmesser ist ein Bohrer mit 0.35–0.40 mm Durchmesser erforderlich. NPTH-Bohrungen erhalten keine Kompensation: Der fertige Bohrungsdurchmesser entspricht in etwa dem Bohrerdurchmesser. Werden PTH- und NPTH-Bohrungen in einer einzigen Bohrdatei ohne explizite Attributkennzeichnungen kombiniert, muss der Verarbeiter den Typ anhand der Geometrie bestimmen. Jede Fehlklassifizierung führt zu falschen Bohrungsdurchmessern oder unbeabsichtigter Beschichtung.

Konstruktionsvorgabe: Erstellen Sie stets separate PTH- und NPTH-Bohrdateien und vermerken Sie dies in den Fertigungshinweisen. Eine einzige Zeile beseitigt jegliche Unklarheiten.

Langlöcher: Eine vollständige Definition in der Bohrdatei

Langlöcher für Anschlussdrähte, randmontierte Bauteile und mechanische Elemente müssen als Leiterbahnen in der Bohrdatei (Excellon G85-Syntax oder ODB++-Leiterbahnfunktion) definiert werden, nicht als Formen in der Leiterplattenkontur. Wenn nur die mechanische Ebene einen Langloch aufweist und die Bohrdatei ausschließlich runde Löcher enthält, muss der Leiterplattenhersteller vor der Fertigung die Abmessungen, den Durchkontaktierungsstatus (PTH/NPTH) und die Toleranzen beim Entwickler erfragen.

Konstruktionsentscheidung: Alle Schlitze in der Bohrdatei explizit definieren und jeden Schlitz in der Fertigungszeichnung mit Start- und Endkoordinaten, Breite, Maßtoleranz und PTH/NPTH-Bezeichnung versehen.

Bauteilplatzierung und Flächengestaltung für eine zuverlässige Montage

Die Genauigkeit der Fußabdruckmessung ist eine DFM-Entscheidung

Der Footprint definiert die Basis für den Montageprozess. Ein ungenauer Footprint – falscher Padabstand, zu kleine Pads, fehlende Kontaktflächen – führt zu Montageproblemen, die ausschließlich auf eine Designentscheidung zurückzuführen sind. Alle Standard-Gehäuseflächenmuster sind in IPC-7351 beschrieben. Entwickler, die Footprints ohne IPC-7351 erstellen, erzeugen häufig zu kleine (unzureichende Verbindungen), zu große (Tombstoning-Gefahr bei kleinen passiven Bauelementen) oder falsch beabstandete Pads (Brücken bei ICs mit feiner Rasterteilung).

QFN-Wärmeleitpad: Die am häufigsten falsch konstruierte Grundfläche

• Kupferfläche des Wärmeleitpads: 70–80 % Die freiliegende Kontaktfläche des Gehäuses ist bei Vollkupfer (100 %) unzureichend. Bei einem Kupferanteil unter 60 % ist der thermische und mechanische Kontakt mangelhaft.
• Keine thermischen Entlastungsspeichen: Speichen erhöhen den Wärmewiderstand um das 2- bis 4-Fache. Verwenden Sie eine massive Kupferverbindung.
• Durchkontaktierungen im Wärmeleitpad: 0.30-mm-Bohrer, 4–9 in einem Raster, spezifizieren als mit Harz verschlossene DurchkontaktierungenOffene Durchkontaktierungen lassen beim Reflow-Löten Lot austreten, wodurch das Wärmeleitpad nicht ausreichend mit Wärme versorgt wird und sich das Gehäuse anhebt – ein Fehlermodus, der alle werkseitigen elektrischen und visuellen Tests besteht.
• Schablonenöffnung: Die Fensterscheibe wird in ein 3×3- oder 4×4-Raster mit 0.15 mm breiten Spalten unterteilt, um das Pastenvolumen zu kontrollieren und ein Auslaufen des Lötmittels unter dem Bauteil zu verhindern.

Platzierungsfreigaben und Komponentenausrichtung

• SMD-Gehäuse zu SMD-Gehäuse: Mindestens 0.15 mm, bevorzugt 0.25 mm
• SMD-Gehäuse bis Platinenrand: Mindestens 2.5 mm – Freiraum für die Förderbandschiene
• Hohe Bauteile (>3 mm) zu Bauteilen mit feiner Rasterung: Mindestens 3.0 mm in Reflow-Richtung – hohe Bauteile beeinträchtigen die Pastenablagerung auf den Pads mit feiner Rasterung.
• Durchgangsloch zu benachbartem SMD: Mindestens 2.5 mm Abstand für selektives Wellenlöten

Reflow-Öfen haben eine definierte Prozessrichtung. Die Ausrichtung polarisierter 0201- und 0402-Passivbauelemente mit ihrer Polarisationsachse parallel zur Reflow-Richtung reduziert den Ausbeuteverlust im Bereich der sogenannten „Tombstone“-Strukturen. Diese Platzierungsentscheidung verursacht keine zusätzlichen Kosten.

Siebdruck-Designregeln, die die Produktionsqualität beeinflussen

Zeichengröße und Druckbarkeit

Verstöße gegen die Siebdrucknormen führen zu unleserlichen Markierungen, die die Rückverfolgbarkeit, die Einhaltung gesetzlicher Vorschriften bei der Kennzeichnung und die Identifizierung des Bedieners beeinträchtigen. Die Regeln leiten sich aus den physikalischen Beschränkungen des Druckverfahrens ab:

Ein 1.0 mm hohes Zeichen benötigt eine Linienbreite von mindestens 0.20 mm. Eine Linienbreite von 0.10 mm erfordert eine Linienhöhe von mindestens 0.50 mm. Zeichen mit Linienbreiten unter 0.08 mm können nicht gedruckt werden – die Tinte kann die Lücken im Druckmedium nicht überbrücken – was zu unterbrochenen Strichen führt, die in der EDA-Analyse nicht sichtbar, aber allein anhand der Geometrie vorhersehbar sind.

Designentscheidung: Die globalen Standardwerte der EDA-Siebdruckebene wurden auf eine minimale Zeichenhöhe von 1.0 mm und eine minimale Linienbreite von 0.15 mm festgelegt. Die DRC-Beschränkung für die Druckbarkeit im Siebdruckverfahren wurde vor der Ausgabeerstellung aktiviert.

Zeichen auf SMD-Pads

EDA-Tools platzieren Referenzbezeichnungen im Schwerpunkt des Bauteils, was bei passiven Bauelementen der Bauformen 0402 und 0201 routinemäßig zu Zeichenstrichen über die Lötpads führt. Tinte auf einer lötbaren Oberfläche beeinträchtigt die Benetzung des Lötmittels. Dies ist ein Problem der Designdateiausgabe. Die Lösung besteht darin, die DRC-Prüfung (Digital Reconstruction Code) zwischen Siebdruck und SMD-Pad als obligatorischen Vorverarbeitungsschritt durchzuführen und alle Konflikte vor der Gerber-Generierung zu beheben.

Überprüfung des unteren Spiegels und der Akten

Die Siebdruckebene der untersten Lage muss in der Gerber-Ausgabe gespiegelt werden. Überprüfen Sie dies in einem separaten Gerber-Viewer, nicht in der nativen EDA-Ansicht. Stellen Sie außerdem sicher, dass keine Siebdruckelemente versehentlich auf Kupferlagen platziert wurden – Kupferleiterbahnen mit der Breite Null auf der Siebdruckebene erzeugen in der Gerber-Datei Phantom-Kupferstrukturen.

Lötstoppmasken-Designentscheidungen, die die Montageausbeute bestimmen

Regeln zur Maskenöffnungsgröße

Die Öffnung der Lötstoppmaske um jedes Pad bestimmt die lötbare Kupferfläche und den Maskendamm, der Lötbrücken verhindert. Dies sind Designentscheidungen mit direkten Auswirkungen auf die Montageausbeute:

• Standard-Maskenexpansion: +0.05 mm pro Seite (insgesamt 0.10 mm über der Pad-Kupferfläche)
• IC mit feiner Rasterteilung im Bereich von 0.40–0.50 mm: Reduzieren Sie die Dicke auf +0.025 mm pro Seite, um den Maskendamm zwischen benachbarten Polstern aufrechtzuerhalten.
• Minimaler Maskenabstand zwischen benachbarten Polstern: 0.10 mm; 0.075 mm erweiterte Grenze. Unterhalb von 0.075 mm löst sich der Silberdraht beim Reflow ab und verursacht Lötbrücken.
• Maskenöffnung kleiner als das Kupferpad: Die Maske über den Padrändern verringert die Lötfläche und fängt Flussmittel ein – die Maskenöffnungen müssen mindestens so groß wie die Kupferfläche des Pads sein.

SMD-Pads auf Kupferflächen: Ein Problem bei der Überprüfung der Designausgabe

Wenn SMD-Bauteilpads auf Kupfer-Fugenflächen liegen, erzeugen manche EDA-Tools Lötstopplacköffnungen nur für Pads, die explizit als SMD-Bauteile definiert sind – nicht für Kupfer, das aus Fugenflächen stammt. Diese Pads werden mit Lötstopplack abgedeckt geliefert. Bei der Bestückung entstehen kalte Lötstellen, die zwar die Durchgangsprüfung bei Raumtemperatur bestehen, aber unter Temperaturwechselbeanspruchung versagen.

Designentscheidung: Nach der Gerber-Generierung sollte die Lötstopplackschicht in einem Standalone-Viewer geöffnet werden, um sicherzustellen, dass jedes SMD-Pad eine Öffnung aufweist – insbesondere sollten Pads neben oder innerhalb von Gießbereichen überprüft werden.

Über Maskenbehandlung

Ohne explizite Spezifikation wendet der Hersteller seine Standardvorgaben an. Konstruktionsentscheidung: Eine Zeile in den Fertigungsnotizen deckt alles ab: „Signal-Vias: beidseitig abgedeckt. Thermische Vias in Bauteil-Pads: verschlossen und mit Kappen versehen gemäß IPC-4761 Typ VII. Test-Vias: beidseitig freiliegend.“

Leiterplattenlayout, Panelisierung und SET-Array: Konstruktion für die Fertigungshalle

Platinenübersicht: Eine vollständige Fertigungsanleitung

Die Gerber-Datei für die Leiterplattenumrisse ist eine Eingabedatei für die Fräsmaschine – sie gibt der Fräse die Fräspositionen vor. Damit sie eine vollständige Fertigungsanweisung darstellt, muss der Konstrukteur zusätzlich Folgendes angeben: die Definition der fertigen Kante (nicht die Fräsbahnmittellinie – eine 2 mm breite Nut, die mit einem 2-mm-Fräser gefräst wird, hat einen Versatz von 1 mm), die Maßtoleranzen für jedes Merkmal, einen definierten Bezugspunkt (X0/Y0-Ursprung, von dem aus alle Maße gemessen werden) und die PTH/NPTH-Kennzeichnung für alle internen Ausschnitte.

Bei rechteckigen Platinen ist dies unkompliziert. Bei Platinen mit Aussparungen, Innenausschnitten, abgerundeten Ecken oder nicht rechtwinkligen Kanten muss der Konstrukteur neben der Gerber-Datei eine technische Zeichnung beifügen, in der alle kritischen Maße mit Toleranzen, dem Bezugspunkt und den Ausschnittsspezifikationen angegeben sind. Andernfalls summieren sich Maßfehler über die verschiedenen Merkmale hinweg, und die Fertigung erfordert vor Beginn Rücksprache mit dem Konstrukteur.

Panelisierung und SET-Arrays: Entweder man plant es richtig oder man verliert die Kontrolle.

Wenn Leiterplatten eine SMT-Panelbestückung erfordern, ist die Festlegung des Panel-Layouts Aufgabe des Entwicklers – und nicht standardmäßig Aufgabe des Herstellers. Der Hersteller optimiert seine Produktionseffizienz. Der Entwickler weiß, wo Keramikkondensatoren in der Nähe potenzieller Bruchstellen platziert werden, welche randmontierten Bauteile in bestimmten Depanel-Richtungen Freiraum benötigen und welche Abmessungen die Förderbandschienen der Zielmontagelinie haben.

Wichtigste Risiken bei der Überlassung der Paneeldefinition an den Hersteller:

• Keramikkondensatoren, die innerhalb von 5 mm von den Bruchstellen der Anschlussfahnen platziert sind, verursachen beim Abschrauben Spannungsrisse – ein Ausfallmechanismus, der erst Monate nach dem Einsatz im Feld auftritt.
• Kupferstrukturen innerhalb von 0.50 mm von V-Nutlinien – V-Nutlinien schwächen das Substrat und belasten das Kupfer beim Bruch.
• Unregelmäßige Plattenformen, nicht ineinander verschachtelt (abwechselnd 0°/180°), um den Plattenverschnitt zu minimieren.
• Die Abmessungen der Paneelschienen stimmen nicht mit der Förderbandbreite der Montagelinie überein.

Designentscheidung: Für jede Leiterplatte, die eine SMT-Panelbestückung erfordert, ist eine Panel-Layoutdatei oder -zeichnung beizufügen, die die Positionen und Ausrichtungen der Leiterplatte, die Positionen der V-Nut oder der Tab-Route und die Behandlung der Kanten, die Schienenabmessungen (mindestens 5 mm), die Passerspezifikationen (1.0 mm Kupferkreis, 2.0 mm Maskenöffnung, mindestens 5 mm Abstand von jeder Kante, 4 mm Freifläche) und einen definierten Panel-Referenzursprung angibt.

Abstände zwischen Kupfer und Rand

• Abstand Kupfer zu Leiterplattenrand: mindestens 0.20 mm, bevorzugt 0.30 mm
• Kupfer bis V-Nut-Linie: Mindestens 0.50 mm
• Abstand zwischen Keramikkondensatoren und Anschlussklemmen: mindestens 5.0 mm – geben Sie den Abstand der Fräse an, falls dieser Wert nicht eingehalten werden kann.

Erstellung der Fertigungsdokumentation: Übersetzung der Konstruktionsabsicht in Fertigungsanweisungen

Die Gerber-Verpackung als Fertigungsspezifikation

Das Gerber-Dateipaket enthält alle Fertigungsanweisungen. Jede Unklarheit, die der Hersteller vor der Fertigung klären muss, verlängert die Bearbeitungszeit und birgt das Risiko, dass das Ergebnis nicht den Vorgaben des Konstrukteurs entspricht. Die Dateierstellung ist Aufgabe des Konstrukteurs, keine reine Büroarbeit.

Fertigungshinweise: Geben Sie an, was Sie benötigen

• Material: Vollständige Güteklasse und Tg — „Isola 370HR, Tg min 180°C, halogenfrei“, nicht „High-Tg FR4“ (uneindeutig zwischen den Güteklassen der Lieferanten)
• Kupfergewichte pro Lage: „1 Unze äußere Schicht nach der Versilberung; ½ Unze innere Schichten“ – nicht „1 Unze Kupfer“
• Oberflächenbeschaffenheit mit Toleranz: „ENIG gemäß IPC-4552, Ni 3–5µm, Au 0.05–0.10µm.“ Für Randverbinder: „Elektrolytisch abgeschiedenes Hartgold, Au 0.75–1.25µm über Ni 3–5µm“ – weiches ENIG-Gold verschleißt bereits nach weniger als 100 Steckzyklen.
• IPC-Klasse: Klasse 2 (Standard) oder Klasse 3 (hohe Zuverlässigkeit) – legt die Mindestkupferbeschichtung in Durchkontaktierungshülsen, die Anforderungen an den Ring und die Prüfstandards fest.
• Durch Behandlung nach Art: Sofern nicht anders angegeben, verwendet der Hersteller für alle Via-Typen einen Standardwert.
• Bohrdateistruktur: „PTH und NPTH in separaten Dateien“ – beseitigt die häufigste Mehrdeutigkeit bei Bohrdateien.
• Kontrollierte Impedanz: Alle fünf Elemente – Ebene, Leiterbahnbreite, Ziel, Toleranz, Referenzebenennamen

Checkliste vor der Einreichung

1. DRC-Prüfung der Bedruckbarkeit im Siebdruckverfahren – Zeichen mit einer Höhe unter 1.0 mm oder einer Linienbreite unter 0.15 mm wurden markiert und korrigiert.
2. DRC-Verfahren für Siebdruck-zu-SMD-Pad – alle Überlappungen vor der Ausgabe aufgelöst.
3. DRC für spitze Winkel – Winkelbeschränkung ≥90° aktiviert; Tropfenförmige Strukturen an allen Via- und Pad-Übergängen
4. Floating copper DRC — alles Netto-Kupfer, das als beabsichtigt zugewiesen, entfernt oder gekennzeichnet wurde
5. Inter-net spacing DRC mit aktivierter Überprüfung auf Überlappungen innerhalb desselben Netzes
6. Leiterplattenkontur geprüft: geschlossen und vollständig – Bezugspunkte definiert; Schlitze in der Bohrdatei; alle Ausschnitte mit Toleranz und PTH/NPTH gekennzeichnet.
7. PTH und NPTH in separaten Bohrdateien – siehe Fertigungsnotizen
8. Eigenständiger Gerber-Viewer: Lötstopplacköffnungen auf allen SMD-Pads einschließlich der Gieß- und Füllbereiche bestätigt.
9. Durch Maskenbehandlung gemäß den Fertigungsunterlagen
10. Eine Panelisierungszeichnung ist beizufügen, wenn eine SMT-Panelmontage erforderlich ist.
11. Impedanzspezifikation vollständig – alle fünf Elemente vorhanden
12. Fertigungsdokumentation vollständig – Material, Kupfergewichte pro Lage, Oberflächenbeschaffenheit, IPC-Klasse, Durchkontaktierungsbehandlung, Bohrdokumentation

DFM-Prüfung und Fertigungsunterstützung von Highleap

Highleap-Elektronik beinhaltet die DFM-Prüfung als Standardschritt bei jeder Bestellung:

• Automatisierte Prüfungen: Spur/Abstand, Ringspalt, spitze Winkel, Siebdruckbarkeit, Maskenbrückenbreite, Bohrung in Kupfer – innerhalb von 24 Stunden mit Koordinaten und Schweregradbewertungen zurückgesendet
• Technische Überprüfung: Überprüfung der Impedanz des Schichtaufbaus anhand des tatsächlich verfügbaren Prepregs, Vollständigkeit der Schlitzlöcher, Überprüfung der Leiterplattenumrisse und Toleranzen, Machbarkeit des Panel-Layouts – Prüfungen, die automatisierte Tools nicht durchführen können
• Montage DFM: Schablonenöffnungsflächenverhältnis, QFN-Wärmeleitpad-Spezifikation, Hochspannungsabstand, Bauteilausrichtung – werden bei der Bestückung gleichzeitig mit dem DFM der unbestückten Leiterplatte geprüft.
• Schriftlicher DFM-Bericht: Kritisch / schwerwiegend / geringfügig mit konkreten Lösungsvorschlägen und Gerber-Koordinaten

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