Elektrische Prüfung von Leiterplatten: Flying Probe vs. ICT vs. FCT

Ingenieure, die nach Lösungen für die elektrische Prüfung von Leiterplatten suchen , haben selten die gleichen Anforderungen. Manche entscheiden sich zwischen Flying-Probe- und ICT-Testvorrichtungen. Andere spüren Kurzschlüsse, Unterbrechungen oder Impedanzfehler auf. Manche benötigen einen Hersteller, der sich zu 100%iger elektrischer Prüfung mit chargenweiser Dokumentation verpflichtet. Wieder andere erstellen eine Testspezifikation und müssen genau wissen, welche Schwellenwerte und Methoden sie festlegen müssen. Und manche müssen die Rolle des CAM-Ingenieurs verstehen – denn die Entscheidungen, die vor der ersten Leiterplattenfertigung getroffen werden, bestimmen, ob das Testprogramm tatsächliche Fehler erkennt oder positive Testberichte ausgibt, die kritische Fehler übersehen.

Erhalten Sie Leiterplatten mit 100% elektrischer Prüfung

Elektrische Prüfung von unbestückten und bestückten Leiterplatten

Die elektrische Prüfung von Leiterplatten erfolgt in zwei getrennten Phasen, wobei unterschiedliche Fehlerklassen erfasst werden – keine der beiden Phasen ist mit der anderen zu verwechseln.

Vor der Bestückung der Leiterplatte wird ein elektrischer Test durchgeführt. Jede Leiterbahn wird auf Durchgang (≤10 Ω) und Isolation (≥10 MΩ bei 250 V DC) geprüft. Dabei werden Fertigungsfehler wie Ätzfehler, Bohrungsfehler, offene Durchkontaktierungen und Kurzschlüsse durch Delamination der inneren Lagen erkannt. Die Leiterplattenoberfläche ist vollständig zugänglich, sodass eine Leiterbahnabdeckung von 95–99 % erreicht wird.

Die elektrische Prüfung nach der Montage erfolgt nach dem Löten. Die Abdeckung verringert sich, da die Bauteilkörper den Zugang der Prüfspitze zu den darunterliegenden Lötpads blockieren. Bei Leiterplatten mit vielen BGA-Bauteilen sinkt die erreichbare Abdeckung typischerweise auf 60–80 %.

Was eine „100% elektrische Prüfung“ tatsächlich garantiert

Wenn ein Hersteller sich zu einer 100%igen elektrischen Prüfung verpflichtet, bedeutet dies, dass jede einzelne Leiterplatte vor dem Versand geprüft wird – ohne Stichproben. Die Prüfung umfasst Durchgang und Isolation aller Netze. Sie garantiert jedoch nicht automatisch die Impedanzprüfung oder Querschnittsinspektion – diese erfordern eine explizite Spezifikation.

Bei Highleap ist die vollständige elektrische Prüfung der Leiterplatten gemäß IPC-9252 bei jeder Bestellung Standard. Die Prüfberichte für jede Charge werden den Leiterplatten beigefügt. Bitte fordern Sie das Berichtsformat vor Ihrer Bestellung an, falls Ihre Beschaffungsspezifikation schriftliche Prüfnachweise erfordert.

Flying Probe vs. ICT Fixture: Kosten, Abdeckung und Anwendungsbereiche

Wann jeweils zu verwenden ist

• <100 Platinen / Prototypen: Immer nur fliegende Sonde. Investition in die Vorrichtung nicht gerechtfertigt; Nachbesserungen sind zu erwarten.
• 100–500 Bretter: Flying Probe für unbestückte Leiterplatten. ICT nur, wenn das Layout dies unterstützt und das Design stabil ist.
• 500–5,000 Tafeln/Jahr: Bewerten Sie die Anschaffungskosten anhand des Durchsatzbedarfs. Eine Vorrichtung für 1,000 US-Dollar bei 500 Einheiten entspricht 2 US-Dollar pro Platine – das lohnt sich in der Regel, wenn die Zykluszeit eine Rolle spielt.
• >5,000 Boards/Jahr: ICT-Vorrichtung für Durchsatz; fliegende Sonde nur für geometrisch unzugängliche Netze.
• HDI mit Mikro-Vias: Flying Probe eignet sich besser für Microvia-Pads. Hybrid-Lösungen funktionieren: ICT für Hauptnetze, Flying Probe für reine Microvia-Netze.
• Hoher Mix / häufige Überarbeitungen: Die fliegende Sonde vermeidet die Veralterung der Bauteile – ein Neuaufbau ist bei einer Überarbeitung der Platine nicht erforderlich.

Warum die BGA-Deckung unter 70 % fällt

BGA-, QFN- und LGA-Gehäuse liegen auf ihren Lötstellen auf – von außen sind sie für Prüfspitzen nicht erreichbar. Auf einer Platine mit drei großen BGAs können 30–40 % der Netze auf keiner Platinenseite einen zugänglichen Prüfpunkt aufweisen. Lösungen: Test-Vias für kritische BGA-Netze während des Layouts hinzufügen; Boundary Scan (JTAG) bei kompatiblen ICs verwenden; oder unzugängliche Subsysteme mit Funktionstests abdecken.

PCB-Testpunkt-Designregeln für vollständige Abdeckung

Die Testabdeckung wird während des Leiterplattenlayouts festgelegt – nicht erst vom Testingenieur nach der Fertigung der Platinen. Diese Regeln müssen vor Abschluss des Routings angewendet werden.

Anforderungen an die ICT-Ausstattung

• Durchmesser des Testpads: 1.0 mm bevorzugt, 0.80 mm absolutes Minimum
• Abstand zum Bauteilkörper: Mindestens 2.5 mm
• Abstand der Testpads: 2.54 mm bevorzugt; Mindestdurchmesser 1.27 mm. Bei Durchmessern unter 1.27 mm ist eine Sonderanfertigung mit deutlich höheren Kosten erforderlich.
• Einseitige Aufstellung: Reduziert die Kosten der Vorrichtung um 40–60 %, indem die zweite Vorrichtungsplatte entfällt.
• Abdeckungsziel: Mindestens ein Testpunkt pro Netz; einer pro Netzknoten zur Fehlerisolierung

Anforderungen an fliegende Sonden

• Minimale Paddicke: 0.30 mm – keine Rastervorgabe, beidseitig zugänglich, Microvia-Anschlussflächen erreichbar
• Beide Sondentypen können Leiterbahnen ohne oberflächenzugängliche Kontaktfläche nicht erreichen. Leiterbahnen, die sich vollständig unter BGA-Gehäusen befinden, erfordern unabhängig von der Sondenwahl zusätzliche Methoden.

Das Weglassen von Testpunkten, um Leiterplattenfläche zu sparen, führt stets zu denselben Ergebnissen: langsame Prüfspitzen mit unvollständiger Abdeckung, eine ICT-Vorrichtung mit 50–60 % Abdeckung, die trügerische Sicherheit vermittelt, oder gar keine automatisierte elektrische Prüfung der Leiterplatte. Kupfer für Testpunkte verursacht bei der Fertigung keine Kosten.

PCB-Testabdeckung: Wie berechnet man sie vor der endgültigen Layoutfestlegung?

Netzabdeckung vs. Knotenabdeckung

„100 % elektrischer Test“ bedeutet, dass 100 % der Netze mindestens einen zugänglichen Testpunkt aufweisen – nicht, dass jeder Knoten einzeln geprüft wird. Bei einem Fünf-Knoten-Netz, das nur von seinen Endpunkten aus getestet wird, bleiben drei Zwischenknoten unentdeckt. Eine grenzwertige Kaltverbindung an einem mittleren Knoten mit einem Widerstand von 7 Ω bei einem Schwellenwert von 10 Ω wird nicht erkannt.

Drei Kennzahlen, die entscheidend sind:

• Netzabdeckung: Prozentsatz aller Netze mit mindestens einem zugänglichen Punkt. Ziel: 100 % auf unbestückten Platinen.
• Knotenabdeckung: Prozentsatz aller Netzknoten (Pads, Verbindungen, Vias), die direkt geprüft wurden. >80 % sind einwandfrei; <60 % erfordern Dokumentation und Maßnahmen zur Risikominderung.
• Fehlerabdeckung: Prozentsatz aller möglichen Fehlertypen, die das Testprogramm erkennen kann – die aussagekräftigste Zahl und die ohne Testsimulationswerkzeuge am schwierigsten zu quantifizieren.

Flächendeckungsberechnung vor der endgültigen Layoutfestlegung

1. Exportieren Sie die vollständige Netzliste mit Knotenanzahl aus Ihrem PCB-CAD-Tool.
2. Kennzeichnen Sie jedes Netz: Verfügt es über mindestens einen zugänglichen Kontakt (≥1.0 mm für die Fixture, ≥0.30 mm für die Flying Probe)?
3. Bedeckte Netze ÷ Gesamtzahl der Netze × 100 = geschätzte Netzabdeckung
4. Bei unter 85 %: Fügen Sie jetzt Test-Vias oder -Pads hinzu, bevor das Layout finalisiert wird.

Fehlerrate nach Teststrategie

Impedanzmessung, Hochspannungsprüfung und HF-Tests für Hochgeschwindigkeits-Leiterplatten

TDR-Impedanzprüfung

Ein Standard-Durchgangstest bestätigt das Vorhandensein einer Leiterbahn – er überprüft jedoch nicht deren Impedanz. Eine Leiterbahn, die 3 µm schmaler als geplant geätzt wurde, weist zwar bei Gleichstrom den korrekten Widerstand auf, kann aber beispielsweise 53 Ω statt 50 Ω betragen – ein Signalintegritätsproblem, das bei herkömmlichen elektrischen Prüfungen von Leiterplatten nicht sichtbar ist.

Die TDR-Methode (Zeitbereichsreflektometrie) injiziert eine schnelle Spannungsflanke und misst die reflektierte Wellenform. Standardtoleranz: ±10 % des Nennwerts; für präzisere Auslegungen sind ±5 % erforderlich. Um dies in der Serienfertigung umzusetzen, ist ein TDR-Coupon auf dem Panel vorzusehen: eine Leiterbahn mit identischer Geometrie entlang der Panelkante, deren Lage, Referenzebenen, Leiterbahnbreite, Zielimpedanz und Toleranz in den Fertigungsunterlagen vermerkt sind. Ein Coupon pro Panel und Impedanzspezifikation. Ohne diese Angabe liegen keine chargenspezifischen Impedanznachweise vor.

Bei Leiterplatten mit kontrollierter Impedanz – DDR5, PCIe, USB 3.x, RF – ist TDR nicht optional.

Hipot-Tests

Die Hochspannungsprüfung (Hipot) legt eine erhöhte Spannung zwischen isolierten Leiterbahnen an, um sicherzustellen, dass bei Betriebsspannung kein Durchschlagspfad vorhanden ist. Ein Leiterpaar mit 10 MΩ bei 250 V DC kann bei 500 V dennoch einen Durchschlag aufweisen, wenn eine Pore in der Maske oder ein Kontaminationspfad vorhanden ist. Erforderlich für Medizinprodukte (IEC 60601: 1,500–4,000 V), Kfz-Leistungselektronik über 48 V (500–1,000 V), industrielle Netzisolierung (IEC 61010: 1,000–1,500 V) und die Einhaltung der Vorschriften für Stromversorgungen (IEC 62368: 1,500–3,000 V). Kosten: 0.20–0.80 $ pro Platine. Wird in Klasse-3- und Medizinprodukten vollständig eingesetzt.

HF-Netzwerkanalyse oberhalb von 1 GHz

Für die Prüfung von HF-Leiterplatten oberhalb von 1 GHz misst die Vektornetzwerkanalyse (VNA) die S-Parameter – Einfügungsdämpfung, Rückflussdämpfung und Portisolation – über den gesamten Frequenzbereich. Sie dient der Erstmusterprüfung und statistischen Stichproben. Erforderlich ist sie für HF-Module, Antennenschaltungen und Filternetzwerke oberhalb von 1 GHz.

AOI-, Röntgen- und Funktionstest nach der Montage

AOI

Die automatische optische Inspektion wird nach jedem SMT-Reflow-Durchgang für 30–120 Sekunden pro Platine und auf allen Panels durchgeführt. Sie erkennt fehlende Bauteile, verpolte Bauteile, verdeckte passive Bauelemente, sichtbare Lötbrücken und Fehlausrichtungen von BGA-Bauteilen. Sie kann jedoch Bauteile unter Gehäusen, scheinbar korrekte kalte Lötstellen, Bauteile mit falschen Werten oder Lötlufteinschlüsse in Lötstellen nicht erkennen.

Röntgenstrahl

Röntgenaufnahmen von Lötstellen unter BGA-, QFN- und LGA-Gehäusen erkennen Brücken innerhalb der Lötperlenanordnung, Unterbrechungen und Hohlräume, die mehr als 25 % der Lötperlenfläche ausmachen. Die Prüfung wird bei Produkten mit hohen Zuverlässigkeitsanforderungen und allen BGA-Nacharbeiten lückenlos durchgeführt; Erstmusterprüfungen sowie statistische Stichproben für die Standardproduktion.

Funktionsschaltungstest

Funktionstests der Schaltungen versorgen die Platine mit Strom und prüfen ihren tatsächlichen Betrieb. Sie decken Fehler auf, die kein elektrischer Test erkennen kann: Platinen mit korrekten Bauteilen und sauberer Bestückung, die dennoch die Spezifikationen nicht erfüllen – fehlerhafte Firmware, grenzwertige Timing-Probleme, designbedingte Mängel. Kosten für kundenspezifische Testvorrichtungen: 5,000–50,000+ US-Dollar. Die Investition lohnt sich ab etwa 1,000 Einheiten pro Jahr, wenn die Kosten für Rücksendungen aus dem Feld die Entwicklungskosten der Testvorrichtung übersteigen.

Wie der CAM-Ingenieur das elektrische Testprogramm erstellt

Die meisten Ingenieure betrachten die elektrische Prüfung von Leiterplatten als einen Vorgang, der erst an der fertigen Platine durchgeführt wird. In der Praxis werden die Entscheidungen, die die Testqualität bestimmen, jedoch bereits früher getroffen – vom CAM-Ingenieur, bevor die Produktion beginnt.

Vier Dinge, die der CAM-Ingenieur tut, bevor die erste Platine läuft

Netzlistenextraktion und -verifizierung. Der CAM-Ingenieur extrahiert die Kupfernetzliste aus Ihren Gerber- oder ODB++-Dateien und vergleicht sie mit Ihrer IPC-356-Designnetzliste. Abweichungen – beispielsweise Lötpads auf der falschen Ebene, fehlende oder zusätzliche Verbindungen – werden vor der Leiterplattenfertigung erkannt. Ohne eine IPC-356-Datei basiert das Testprogramm ausschließlich auf der Gerber-Geometrie. Das bedeutet, dass jegliche Abweichungen zwischen Gerber- und Designnetzliste unentdeckt bleiben, bis die Leiterplatte ausfällt.

Zugänglichkeitszuordnung der Testpunkte. Jedes Netz wird den verfügbaren Testzugangspunkten zugeordnet. Netze ohne zugänglichen Punkt werden als nicht testbar gekennzeichnet. Ein CAM-Ingenieur, der nicht zugängliche Netze stillschweigend überspringt, erstellt einen Bericht, der 100 % bestandene Tests ausweist – obwohl ein erheblicher Teil nie getestet wurde. Dieser Unterschied liegt in der Abdeckungsprüfung und der tatsächlichen Abdeckungsbehauptung.

Schwellenwertzuweisung nach Netzklasse. Stromversorgungsschienen, Signalnetze, Hochspannungsisolationsnetze und HF-Netze haben jeweils unterschiedliche Anforderungen an Durchgängigkeit und Isolation. Der CAM-Ingenieur weist jedem Netz gemäß Ihrer Spezifikation Schwellenwerte zu. Wenn Sie lediglich „IPC-9252“ angeben, werden Standardwerte angewendet, die möglicherweise nicht den tatsächlichen Anforderungen Ihrer Konstruktion entsprechen.

Optimierung des Prüfpfads. Der CAM-Ingenieur programmiert die Prüfsequenz und gruppiert nahe beieinander liegende Testpunkte, um den Armweg zu minimieren. Eine unzureichende Pfadoptimierung verlängert die Testzeit pro Platine bei komplexen Designs um 20–40 %.

Wie schwache CAM-Testentwicklung aussieht

• Testberichte, die eine 100%ige Erfolgsquote ohne Angabe nicht testbarer Ergebnisse belegen, wurden offengelegt.
• Testprogramme, die ausschließlich aus Gerber-Daten erstellt wurden, ohne Vergleich der Entwurfsnetzliste.
• Eine einheitliche Kontinuitätsschwelle von 10 Ω wird unabhängig von der Funktion auf alle Netze angewendet.
• Keine Impedanzprüfung an Hochgeschwindigkeits-PCB-Designs weil niemand gefragt hat

Bei der Bewertung eines Lieferanten von Leiterplatten für elektrische Tests sollten Sie fragen: „Wie gehen Sie mit Netzen um, die keinen zugänglichen Testpunkt haben, und wie spiegelt sich das im Testbericht wider?“ Die Antwort zeigt, ob ihr CAM-Prozess echte Abdeckungsdaten liefert oder nur eine Abdeckung, die vollständig aussieht.

Fügen Sie immer die IPC-356-Netzlistendatei hinzu.

IPC-356 ist ein Standard-Netzlistenformat, das von den meisten PCB-EDA-Tools exportiert werden kann. Es listet jedes Netz namentlich mit allen zugehörigen Pads und Vias auf. Dadurch kann der CAM-Ingenieur die Gerber-Netzliste mit den Designvorgaben abgleichen, netzspezifische Schwellenwerte anhand des Namens anstatt durch Geometrieableitung festlegen und einen lesbaren Bericht zur Netzabdeckung erstellen. Ohne dieses Format sind alle Netze anonyme Kupferflächen, und das Testprogramm basiert ausschließlich auf Geometriedaten. Der Export dauert 30 Sekunden und verhindert Mehrdeutigkeiten, die zu Testausfällen führen können.

Spezifikation für elektrische Leiterplattenprüfungen: Was Sie von Ihrem Hersteller fordern sollten

„100 % elektrische Prüfung nach IPC-9252“ ist eine Methodenreferenz – keine Spezifikation. Die Norm liefert den Rahmen; Sie müssen die Akzeptanzwerte definieren. Eine vollständige Spezifikation umfasst:

• Kontinuitätsschwelle: Standardwert: ≤10 Ω. Stromversorgungs- oder Hochstromleitungen: ≤5 Ω oder enger. Angabe nach Leitungsklasse, nicht ein Wert für die gesamte Platine.
• Isolationsschwelle: ≥10 MΩ bei 250 VDC Standardwert. Hochohmige Analoganschlüsse: ≥500 MΩ an bestimmten Netzpaaren.
• Prüfspannung: 250 V DC Standard. Für höhere Betriebsspannungen oder behördliche Isolationsanforderungen 500 V+ angeben.
• Impedanzprüfung: TDR-Coupon-Geometrie, Zielwert, Toleranz und chargenspezifische Berichterstattung. Falls diese Angaben fehlen, liegen keine chargenspezifischen Impedanzdaten vor.
• Testmethode und Testabdeckung: Fliegende Sonde oder Vorrichtung; ausgeschlossene Netze und Begründung; minimal zulässiger Abdeckungsprozentsatz.
• Inspektion nach der Montage: AOI-Umfang (100 % oder Stichprobe); Röntgenumfang; Überarbeitung des IKT-Programms; Erstmusterprüfung Anforderungen.
• Fehlerbehandlung: Ausschuss, Nacharbeit oder bedingte Abnahme – mit Dokumentationspflichten für jedes Ergebnis.
• Aufbewahrung von Aufzeichnungen: Format des Prüfberichts pro Panel, Aufbewahrungsfrist und Zugriffsmethode für die Feldausfallanalyse.

Drei Spezifikationsfehler, die ein verstecktes Qualitätsrisiko bergen

• Keine Akzeptanzwerte: „IPC-9252“ allein bedeutet, dass der Hersteller seine hauseigenen Standardeinstellungen anwendet, die möglicherweise nicht mit Ihrem Entwurf übereinstimmen.
• Kein TDR auf Impedanzkontrollplatinen: Ohne eine Coupon-Spezifikation haben Sie keinen Produktionsnachweis dafür, dass die Impedanz innerhalb der Spezifikation liegt – nur die Prozessstatistik des Herstellers.
• Behauptung einer 100%igen Abdeckung ohne Analyse: Nicht erkannte Lücken in der BGA-Abdeckung schaffen Fehlerquellen, die auf dem Papier akzeptabel erscheinen, in der Praxis aber versagen.

Elektrische Prüfkapazitäten für Leiterplatten von Highleap

Highleap Electronics führt bei jeder Bestellung von unbestückten Leiterplatten standardmäßig eine 100%ige elektrische Prüfung durch:

• Fliegende Sonde: 4 Systeme, ±15µm Genauigkeit – 100% Netzabdeckung auf jedem Panel, vom Prototyp bis zur Serienfertigung
• Universelle Netzprüfgeräte: Bei Großbestellungen über 500 Platinen pro Charge
• TDR-Impedanz: ±5 % Toleranz; chargenspezifischer Wellenformbericht im Lieferumfang enthalten Impedanzgesteuerte Leiterplatte Bestellungen ohne Aufpreis
• Hipot: Bis zu 3,000 VDC für medizinische Anwendungen und Hochspannungsisolationsanwendungen
• AOI nach der Montage: 100 % nach jedem Reflow-Durchgang
• Röntgenstrahl: Verbindungsprüfung von 2D- und 2.5D-BGA- und QFN-Bauteilen – 100 % oder stichprobenartig gemäß Spezifikation
• Funktionstest: Kundenspezifische Vorrichtungs- und Programmentwicklung mit Rückverfolgbarkeit durch Seriennummern pro Einheit
• Testdokumentation: Elektrische Prüfberichte pro Charge, TDR-Archive, Erstmusterdokumentation – Standardleistungen, keine Zusatzleistungen

Erhalten Sie eine Leiterplatte inklusive 100% elektrischer Prüfung.