PCB-Stromverteilungsnetzwerkdesign

Das Stromverteilungsnetz (PDN) ist die Infrastruktur, die jede IC auf Ihrer Platine mit einer stabilen Spannung versorgt. Die Entwicklung eines PDN, das die Zielimpedanz von Gleichstrom bis zu mehreren hundert MHz aufrechterhält, erfordert ein systematisches Vorgehen bei der Auswahl der Spannungsregler, der Dimensionierung der Kondensatoren und der Geometrie der Leiterplatte – all dies lässt sich nicht allein durch Intuition erreichen.

Inhaltsverzeichnis

1. PDN-Architektur und Frequenzbereiche
2. Zielimpedanzberechnung
3. VRM-Auswahl und Dimensionierung von Großkondensatoren
4. Flächenkapazität und PDN-Simulation
5. PDN-Messung, Validierung und FAQ

Dieser Leitfaden deckt den gesamten Designprozess für Stromverteilungsnetze auf Leiterplatten ab – von der Definition der Impedanzziele über die Auswahl der Spannungsregler, die Dimensionierung der Kondensatoren und die Simulation bis hin zur Validierung nach der Fertigung. Für das umfassendere Konzept der Stromversorgungsintegrität, einschließlich der Platzierung von Entkopplungselementen und des Layouts, siehe den Hauptleitfaden für das Design der Stromversorgungsintegrität auf Leiterplatten.

1. PDN-Architektur und Frequenzbereiche

Ein vollständiges PDN erstreckt sich über mehrere physikalische Bereiche, die jeweils Induktivität, Widerstand und Kapazität zur Gesamtimpedanz beitragen. Entscheidend ist, dass keine einzelne Komponente oder kein einzelnes Designelement die Impedanz über den gesamten Frequenzbereich bestimmt. Jeder Bereich hat einen charakteristischen Frequenzbereich, in dem er dominiert, und erfordert daher eine gesonderte Auslegung.

Die Bandbreitenanforderung des PDN wird durch den schnellsten Stromimpuls bestimmt, den die Last erzeugen kann:

f_max = 0.5 / t_{erhebt euch}
Für einen Prozessor mit einer Stromanstiegszeit von 1 ns: f_max = 500 MHz.
Für DDR5 mit 6400 MT/s und 100 ps Flankensteilheit: f_max Die Bandbreite reicht bis 5 GHz und erfordert daher ein sorgfältiges Management der Gehäuse- und Chipkapazität.

Das Designziel besteht darin, Z < Z_T kontinuierlich von DC bis f_{_max} aufrechtzuerhalten . Jede Frequenzlücke, in der die PDN-Impedanz den Z_{T -Zielwert} überschreitet , stellt eine potenzielle Quelle für Spannungsabfall, Schwingungen oder Logikfehler bei der entsprechenden Schaltfrequenz dar.

2. Berechnung der Zielimpedanz

Die Zielimpedanz ist die wichtigste Spezifikation für die PDN-Planung. Sie wandelt die Toleranz der Spannungswelligkeit in ein quantitatives Impedanzbudget um, das bei jeder Bauteilauswahl und Layoutentscheidung erfüllt werden muss.

Z_Ziel = (V_liefern × Ripple%) / I_Haupt
V_liefern: Nennversorgungsspannung | Restwelligkeit %: maximal zulässiger Restwelligkeitsanteil | I_Haupt: Maximaler Momentanstrom aus dem IC-Datenblatt

Diese Zahlen verdeutlichen die extreme Bandbreite der Anforderungen an das PDN (Physical Network Network). Eine GPU-Kernspannung von 0.1 mΩ erfordert ein nahezu perfektes PDN – jedes Milliohm parasitärer Induktivität im PCB-Aufbau, der VRM-Ausgangsimpedanz oder der Via-Anordnung hat messbare Auswirkungen. Werden diese Vorgaben vor dem Layoutbeginn korrekt erfüllt, lassen sich kostspielige Nachbearbeitungen vermeiden.

_{Der Spitzenstrom} (I _peak) wird im IC-Datenblatt als maximaler Versorgungsstrom, maximaler Betriebsstrom oder als transienter Stromverlauf im Anwendungsteil angegeben. Für FPGAs und Prozessoren liefern die Leistungsberechnungstools der Hersteller (z. B. Xilinx Power Estimator, Intel VID) genauere Werte als die Maximalwerte im Datenblatt. Falls kein Wert verfügbar ist, messen Sie den VRM-Ausgangsstrom mit einer Stromzange an einem funktionierenden System und addieren Sie 20–30 % für den ungünstigsten Betriebsfall.

3. Auswahl des Spannungsreglers und Dimensionierung der Kondensatoren

Die Spannungsregelungseinheit (VRM) dominiert die Impedanz des Stromversorgungsnetzes (PDN) im Gleichstrombereich bis zur Bandbreite ihrer Rückkopplungsschleife. Unterhalb dieser Bandbreite regelt die VRM aktiv den Ausgang und weist eine Impedanz im Milliohm-Bereich auf. An der Grenzfrequenz erreicht die Impedanz ihren Höchstwert – dies ist der kritischste Übergang, der geregelt werden muss. Oberhalb der Bandbreite steigt die Ausgangsimpedanz der VRM an, und die Kondensatoren übernehmen die Regelung.

Hochstromschienen über 20–30 A erfordern mehrphasige VRM-Konfigurationen. Die Schaltzyklen der einzelnen Phasen verschachteln sich, wodurch die Restwelligkeit des Ausgangsstroms um den Faktor der Phasenanzahl reduziert wird. Dies ermöglicht kleinere Ausgangsinduktivitäten und verteilt die thermische Last auf mehrere Leistungshalbleiter. Für Leiterplatten von KI-Beschleunigern mit einem Versorgungsstrombedarf von über 200 A sind 8- bis 16-phasige VRM-Designs Standard.

Dimensionierung von Großkondensatoren

Bulk-Kondensatoren überbrücken die Impedanzlücke zwischen der Bandbreite der VRM-Schleife und dem Frequenzbereich, in dem die keramische Entkopplung einsetzt. Die minimale Bulk-Kapazität, um zu verhindern, dass die Impedanz am VRM-Übergang _{den Zielwert} Z überschreitet, beträgt:

C_Masse = 1 / (2π × f_Crossover × Z_Ziel)
Beispiel: Z_Ziel = 5 mΩ, f_Crossover = 200 kHz → C_Masse = 159 µF Minimum

Für digitale Hochgeschwindigkeitsschaltungen werden große MLCC-Arrays bevorzugt, da sie einen niedrigen ESR-Wert, eine geringe ESL und eine stabile Kapazität über Frequenz und Temperatur hinweg bieten. Ein paralleles Array mit mehreren MLCC-Werten – beispielsweise ein 100-µF-Kondensator parallel zu mehreren 10-µF-Kondensatoren – bietet eine größere effektive Entkopplungsbandbreite als ein einzelner großer Kondensator eines beliebigen Wertes.

4. Flächenkapazität und PDN-Simulation

Die Kupferflächen auf Leiterplatten weisen eine verteilte Kapazität zwischen benachbarten Versorgungs- und Masseflächen auf. Diese Flächenkapazität ist oberhalb von 100 MHz wirksam – genau dort, wo diskrete Kondensatoren induktiv werden und nicht mehr zur Entkopplung des Stromversorgungsnetzes beitragen.

C_Ebene =₀ × ε_r × A / d
ε₀ = 8.854 × 10⁻¹² F/m | ε_r = 4.3 (FR-4) | A = überlappende Flächenfläche (m²) | d = dielektrische Dicke (m)
Beispiel: 100×100 mm Platine, 4 mil FR-4 zwischen GND- und PWR-Ebenen → C_Ebene ≈ 3.8 nF

Obwohl 3.8 nF absolut gesehen klein sind, ist diese Kapazität gleichmäßig über die gesamte Leiterplattenfläche verteilt und führt bei hohen Frequenzen zu einer sehr geringen Induktivität. Um die Flächenkapazität zu maximieren, sollten Sie zwischen den GND- und PWR-Ebenen 3–4 mil Prepreg verwenden (keinen Kern mit mehr als 10 mil); die überlappende Kupferfläche maximieren und unnötige Ausschnitte vermeiden; und für Leiterplatten mit _{einem Zielwiderstand} (Z) unter 5 mΩ oberhalb von 100 MHz Materialien mit hoher Dielektrizitätskonstante (z. B. Sanmina C-Ply) in Betracht _ziehen – diese Materialien können die Flächenkapazität gegenüber Standard-FR-4 um das 100-Fache erhöhen.

PDN-Simulationsmethoden

Die PDN-Simulation bestätigt, dass das entworfene Netzwerk vor der Fertigung die Zielimpedanz erreicht. In der Praxis werden drei Ansätze verwendet, in aufsteigender Reihenfolge der Genauigkeit:

• Tabellenkalkulationsbasiertes zusammengefasstes Modell: PDN-Segmente werden als serielle RLC-Netzwerke modelliert. Dies ist schnell und identifiziert wichtige Designprobleme, erfasst jedoch keine Flächenresonanzen und räumlichen Effekte. Am besten geeignet für die erste VRM-Auswahl und die Abschätzung der Anzahl von Kondensatoren.
• S-Parameter-PDN-Simulation (Ansys SIwave, Cadence Sigrity, HyperLynx PI): Vollständige EM-Simulation von Leiterplattenebenen. Erfasst Resonanzspitzen, Antiresonanzminima, den Einfluss von Ebenenaufteilungen und optimiert die Kondensatorplatzierung. Erforderlich bei Z_Ziel liegt unter 10 mΩ.
• Zeitbereichssimulation: Nutzt realistische IC-Stromprofile aus IBIS-Leistungsmodellen oder gemessenen Wellenformen. Liefert direkte Spannungsabfallprognosen unter realen Schaltbedingungen. Die präziseste Methode für die Worst-Case-Abnahmeanalyse.

5. PDN-Messung, Validierung und FAQ

Nach der Leiterplattenfertigung sollte die PDN-Impedanz vor der vollständigen Systemmontage überprüft werden, um sicherzustellen, dass die Simulationsergebnisse in der Hardware erreicht werden. Abweichungen zwischen Simulation und Messung entstehen meist durch ungenaue Bauteilmodelle, nicht modellierte parasitäre Induktivitäten in Durchkontaktierungen oder Steckverbindern oder durch die tatsächlichen dielektrischen Eigenschaften verschobene Flächenresonanzen.

1-Port-VNA-Messung

Messen Sie S11 am Versorgungsanschluss des ICs, während VRM und Entkopplungskondensatoren bestückt und der IC entfernt sind. S11 wird in Impedanz umgerechnet:

Z = Z₀ × (1 + S11) / (1 − S11)
Z₀ = 50 Ω (VNA-Portimpedanz). Bei Z < 100 mΩ empfiehlt sich eine 2-Port-Shunt-Durchgangsmessung für höhere Genauigkeit bei niedrigen Impedanzwerten.

Validierung im Zeitbereich

Bei vollständig montiertem System messen Sie die Spannung am IC-Stromversorgungsanschluss mit einer Spannungsmesssonde (mindestens 20 MHz Bandbreite, vorzugsweise 1 GHz) unter Volllast. Prüfen Sie Folgendes: Die Spitzenspannungswelligkeit liegt innerhalb des zulässigen Bereichs; kein transienter Spannungsabfall überschreitet die minimale Betriebsspannungsspezifikation; und die Welligkeitsfrequenz des Schaltreglers ist sichtbar und liegt innerhalb der erwarteten Amplitude.

Häufig gestellte Fragen

Was verursacht einen Antiresonanzpeak in der PDN-Impedanz?

Eine Antiresonanzspitze entsteht dort, wo sich die Impedanz eines Kondensatortyps (der oberhalb seiner Eigenresonanzfrequenz induktiv wird) und die Impedanz des nächsten Kondensatortyps (der weiterhin kapazitiv ist) schneiden. An diesem Schnittpunkt addieren sich die Impedanzen anstatt sich aufzuheben, wodurch eine Spitze entsteht, die den _Zielwert für die Impedanz überschreiten kann . Diese Spitze lässt sich unterdrücken, indem man Kondensatoren mit leicht unterschiedlichen Werten verwendet, um die Resonanzfrequenz zu streuen, Dämpfungskondensatoren parallel schaltet oder Kondensatortypen mit einem höheren ESR-Wert an der Grenzfrequenz wählt.

Kann ich Ferritperlen verwenden, um PDN-Abschnitte zu isolieren?

Ferritperlen eignen sich zur Entkopplung empfindlicher analoger oder HF-Versorgungsleitungen von digitalem Schaltrauschen oberhalb von 10–100 MHz. Ferritperlen dürfen nicht in Reihe mit digitalen Hochstrom-Versorgungspfaden geschaltet werden – ihre Impedanz verursacht unter Last einen signifikanten Spannungsabfall, und nichtlineares Verhalten kann zu VRM-Instabilität führen.

Wie viele VRM-Phasen benötige ich?

Als allgemeine Richtlinie gelten 10–15 A pro Phase für Standard-VRM-Designs mit integrierten FETs. Für eine CPU-Spannungsversorgung von 60 A werden 4–6 Phasen benötigt. Bei GPU- oder KI-Beschleuniger-Spannungsversorgungen mit 200 A und mehr sind 12–16 Phasen typisch. Mehr Phasen reduzieren die Ausgangswelligkeit, ermöglichen kleinere Induktivitäten und verbessern die Bandbreite des Einschwingverhaltens, erfordern jedoch mehr Controller und FETs.

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