Leiterplattenentwicklung für 10-lagige KI-Server für Beschleunigerhardware

„KI-Server-PCB“ ist eine Systembeschreibung, keine Fertigungsklasse. Der Begriff kann sich auf eine Basisplatine, eine Beschleuniger-Erweiterungskarte, ein CXL-Speicherbaustein, eine Retimerkarte, eine Netzwerkschnittstelle, einen optischen Modulträger, einen Management-Controller, eine Stromverteilerplatine oder eine kleine Steuerplatine innerhalb eines Flüssigkeitskühlsystems beziehen. Diese Produkte unterscheiden sich hinsichtlich Lagenanzahl, Laminat, Impedanztoleranz, HDI-Aufbau und Zuverlässigkeitskonzept.

Eine zehnlagige Konstruktion kann für ausgewählte KI-Infrastrukturplatinen geeignet sein, sollte aber nicht als universelle Plattform für High-End-Beschleunigerplatinen oder Switch-Systeme beworben werden. Die optimale Lagenanzahl ergibt sich aus Komponentenaussetzern, Kanalanzahl, Referenzebenenbedarf, Stromverteilung, Steckverbindertopologie, mechanischer Dicke und Qualifizierungsanforderungen. In vielen Fällen ist eine konventionelle Platine mit zwölf, sechzehn oder mehr Lagen risikoärmer als die Integration mehrerer aufeinanderfolgender HDI-Zyklen und fragmentierter Stromversorgungsebenen in zehn Lagen.

Dieser Leitfaden erläutert, wo zehn Lagen technisch sinnvoll sind und welche Voraussetzungen vor der Fertigung erfüllt sein müssen. Er verzichtet bewusst auf pauschale Aussagen wie „Tachyon = 15,24 cm“, „0.4-mm-BGA benötigt immer 3+4+3 Lagen“ oder „Alle AI-Leiterplatten benötigen Klasse 3“. Diese Entscheidungen fallen in den Verantwortungsbereich des veröffentlichten Kanalmodells, der Studie zum Gehäuseausbruch und der Beschaffungsdokumente. Allgemeine Hinweise zur Leiterplattenkonstruktion finden Sie in der Übersicht zur 10-Lagen-Leiterplattenentwicklung , während detaillierte elektrische Arbeiten im Leitfaden für Hochgeschwindigkeitskanäle behandelt werden.

Wo eine 10-lagige Leiterplatte in die KI-Infrastruktur passt

Zehn Lagen sind besonders dann sinnvoll, wenn die Platine nur wenige Hochgeschwindigkeitsschnittstellen, eine kompakte Routing-Region und eine Stromversorgungsarchitektur aufweist, die nicht viele breite, isolierte Ebenen benötigt. Beispiele hierfür sind Management- und BMC-Platinen, Beschleuniger- oder Speichererweiterungskarten mit einer begrenzten Anzahl von PCIe- oder CXL-Lanes, Retimer-Karten, Breakout-Karten für optische Module, CXL-Speichererweiterungsgeräte, Netzwerkschnittstellen-Baugruppen, Lüfter- und Pumpensteuerungen, Telemetrieplatinen und ausgewählte Stromversorgungsprodukte.

Die gleiche Lagenanzahl wird problematisch, wenn die Leiterplatte mehrere sehr große Gehäuse aufnehmen, viele Speicherkanäle verlegen, zahlreiche 112-Gbit/s- oder die aufkommenden 224-Gbit/s-Lanes routen, mehrere Hochstromschienen unterstützen oder mehrere hochdichte Mezzanine- und optische Schnittstellen verbinden muss. In diesen Fällen können die durch Antipads, Via-Felder und Stromversorgungsinseln belegte Routing- und Flächengröße zehn Lagen elektrisch empfindlich machen, selbst wenn die Leiterbahnen passgenau verlegt werden können.

Die Entscheidung sollte mindestens drei Architekturen vergleichen: eine herkömmliche zehnlagige Leiterplatte, eine zehnlagige HDI-Leiterplatte und eine herkömmliche Leiterplatte mit mehr Lagen. Die geringste Lagenanzahl bedeutet nicht automatisch die niedrigsten Kosten oder die höchste Zuverlässigkeit. Sequenzielle Laminierung, Laserbohren, Kupferfüllung und eine geringere Ausbeute können die Kosten eines weiteren Lagenpaares herkömmlicher Leiterplatten übersteigen.

Klassifizieren Sie die Platine, bevor Sie den Stackup auswählen

Der Komponentenaufbau sollte anhand der Rolle der Platine im System ausgewählt werden. Eine Beschleuniger-Erweiterungskarte, eine CXL-Speicherkarte und ein optischer Modulträger können zwar alle als KI-Hardware bezeichnet werden, ihre kritischen Anforderungen sind jedoch unterschiedlich.

Management- und Kontrollgremien

Diese Platinen enthalten üblicherweise Mikrocontroller, BMC-Bausteine, Leistungssequenzierung, Lüfter- oder Pumpensteuerung, Sensorschnittstellen und Netzwerkfunktionen mittlerer Geschwindigkeit. Ein zehnlagiger Aufbau mit vielen Referenzebenen ermöglicht saubere Rückleitungen, galvanische Trennung zwischen Schalt- und Messschaltungen sowie eine ausreichende Stromverteilung, ohne dass dafür hochwertige, verlustarme Materialien auf der gesamten Platine benötigt werden müssen.

PCIe- und CXL-Geräte

PCI Express- und CXL-Verbindungen basieren zwar auf derselben physikalischen Schicht, die jeweilige Revision und der Formfaktor spielen jedoch weiterhin eine Rolle. PCIe 5.0 nutzt 32 GT/s NRZ, PCIe 6.0 64 GT/s PAM4 und PCIe 7.0 Version 1.0 wurde mit 128 GT/s PAM4 veröffentlicht. CXL 4.0 erschien 2025. Diese Informationen legen den Kontext der Signalübertragung fest; sie liefern jedoch kein allgemeingültiges Budget für die Verluste auf der Leiterplatte. Die anwendbare Basisspezifikation, die Topologie der Erweiterungskarte oder die kundenspezifische Topologie, das Steckverbindermodell, die Platzierung des Retimers und die Gehäusezuordnung müssen vor der Auswahl des Leiterplattenaufbaus festgelegt werden.

Netzwerk- und optische Verbindungsplatinen

IEEE 802.3df-2024 standardisierte die Ziele und physikalischen Schichten von 400-Gbit/s- und 800-Gbit/s-Ethernet. Eine als „800G“ bezeichnete Platine kann weiterhin unterschiedliche Lane-Anzahlen, elektrische Reichweiten, Steckverbinder und optische Modulschnittstellen verwenden. In dieser Revision entwickelt IEEE P802.3dj noch den Betrieb mit 1.6 Tbit/s sowie weitere physikalische Schichten für 200/400/800 Gbit/s; Designs, die diese Entwicklung nutzen, müssen den genauen Entwurf oder die Kundenanforderungen angeben. Ebenso unterscheiden OIF-224G-Projekte zwischen extrakurzen, sehr kurzen, mittleren und langen Reichweiten, anstatt einen universellen PCB-Kanal zu definieren.

Für alle drei Leiterplattentypen benötigt der Lieferant die genaue Kanaldefinition. Eine Marketingbezeichnung wie „Gen7“, „800G“ oder „224G“ reicht nicht aus, um ein Laminier- oder Rückbohrverfahren freizugeben.

Beschleunigergehäuse, HBM und die Leiterplattengrenze

Der von modernen Beschleunigern verwendete Hochbandbreitenspeicher (HBM) ist üblicherweise über ein fortschrittliches Gehäuse, einen Interposer oder ein Substrat auf Gehäuseebene in den Prozessor integriert. Die HBM-Schnittstelle wird daher in der Regel nicht als herkömmlicher Differenzialbus über die Server-Leiterplatte geführt. Die Leiterplatte trägt die externe Stromversorgung, PCIe/CXL, Chip-zu-Chip-Kommunikation, Management-, Takt- und Serviceschnittstellen des Beschleunigergehäuses. HBM-Leitungen wie gewöhnliche Streifenleitungen auf einer Leiterplatte zu behandeln, ist ein grundlegender Architekturfehler.

Die Gehäusegrenzen verändern das Leiterplattenproblem in zweierlei Hinsicht. Erstens muss die Leiterplatte zwar keine ultrabreite HBM-Schnittstelle aufweisen, aber dennoch eine sehr dichte BGA-Anbindung und ein Hochstrom-Stromversorgungsnetzwerk unterstützen. Zweitens können Gehäuseanbindung, Sockel- oder Landegeometrie und Entkopplungsanordnung die Lagenanzahl maßgeblich beeinflussen, selbst wenn die Anzahl externer Hochgeschwindigkeitsleitungen gering ist.

Für die Vorstandsplanung benötigte Paketinformationen

• Ballkarte, Spielfeld, Landdurchmesser und Entvölkerungsmuster;
• Strom- und Erdungskugelverteilung über Schiene;
• Externe Hochgeschwindigkeitsbahnpositionen und Referenzballmuster;
• zulässige Fanout-, Via-in-Pad- und rückseitige Entkopplungszonen;
• mechanische Halterungen, Versteifungen, Kühlkörper oder Kühlplattenbefestigungen;
• Paket- und Breakout-Modelle für die Kanalsimulation;
• Montageprofil und Anforderungen an die Koplanarität.

Ein zehnlagiges Design sollte frühzeitig verworfen werden, wenn die BGA-Escape-Studie die Referenzebenen belegt, die Stromverteilung fragmentiert oder mehr Aufbauebenen erfordert, als der Qualifizierungsplan zulässt. Der Leitfaden für die Entwicklung von 10-lagigen HDI-Strukturen erläutert, warum die Rasterteilung allein nicht über 1+8+1, 2+6+2 oder 3+4+3 entscheiden kann.

PCIe-, CXL- und Ethernet-Kanal-Entwicklung

Die Machbarkeit von Hochgeschwindigkeitsübertragungen muss für den gesamten Übertragungskanal nachgewiesen werden: Gehäuseaustritt, Via-Übergang, Leitungsführung, Stecker- oder Kabeleinführung, gegebenenfalls Retimer und Empfängergehäuse. Die Materialauswahl ist nur eine von mehreren Variablen.

Rückbohren ist erforderlich, wenn der entnommene, ungenutzte Reststumpf die Kanalvorgaben nicht erfüllt und eine Blinddurchführung nicht praktikabel ist. Die Anmerkung muss die Bohrseite, die Zielschicht, den maximal zulässigen Reststumpf, den Werkzeugdurchmesser, den zulässigen Durchbruch und die Prüfmethode definieren. Eine pauschale Angabe von „maximal 3 mil“ ist nicht für jede Plattendicke und jedes Registrierungsfenster geeignet.

Ebenso sollten die Anpassung der Differenzialpaare und der Leiterbahnabstand aus der maßgeblichen Implementierung und dem Kanalmodell abgeleitet werden. Regeln wie +/-1 mil innerhalb eines Paares oder 10 Ω Abstand sind keine universellen Indikatoren für die Einhaltung der Vorgaben. Der Routing-Leitfaden erläutert, wie Timing-, Übersprech- und Übergangsanforderungen in Layoutbeschränkungen umgesetzt werden.

Schichtaufbau, Material- und Kupferentscheidungen

Ein praktischer zehnschichtiger KI-Infrastrukturaufbau bevorzugt häufig Referenzebenen gegenüber einer maximalen Anzahl an Signalebenen. Eine Architektur mit vier Signalen, vier Masseebenen und zwei Stromversorgungen kann zwei äußere Mikrostreifenebenen und zwei gut referenzierte Streifenleitungsebenen bereitstellen und gleichzeitig eine breite Leistungsverteilung gewährleisten. Sechs-Signal-/vier-Ebenen-Anordnungen bieten zwar mehr Routing-Kapazität, können aber benachbarte Signalebenen oder eine unzureichende Ebenenfläche erzeugen; sie sollten nur dann verwendet werden, wenn der tatsächliche Rückpfad und die Übersprechplanung dies zulassen.

Verlustarmes Material sollte dort eingesetzt werden, wo es laut Kanalmodell erforderlich ist. Ein Hybridaufbau kann einen verlustarmen Kern und ein verlustarmes Bondsystem um ausgewählte Hochgeschwindigkeits-Streifenleitungen herum verwenden, während an anderen Stellen ein anderes kompatibles System zum Einsatz kommt. Die Hybridkonstruktion muss weiterhin die Anforderungen an Bonden, Bohren, Dimensionsverformung, Kupferhaftung und Temperaturwechselbeständigkeit erfüllen. Zwei Laminatfamilien derselben Verlustklasse sind nicht automatisch austauschbar.

Materialfreigabeeingaben

• genaue Liste der zugelassenen Güteklassen oder Materialien;
• Kern- und Prepreg-Konstruktion, Harzgehalt und Glasfasertyp;
• Kupferprofil, das im Einfügungsdämpfungsmodell verwendet wird;
• Entwurf von Dk- und Df-Quelle, -Methode und -Frequenzbereich;
• Ersetzungsbefugnis und Wiederqualifizierungsweg;
• Thermische Vorgeschichte von der sequenziellen Laminierung über Füllung, Oberflächenbehandlung und Montage;
• Verfügbarkeit, Mindestabnahmemenge und langfristige Lieferengpässe.

Die Materialrichtlinie für 10 Lagen beschreibt diese Kontrollmaßnahmen detailliert. Die Impedanz muss anhand der geplanten Produktionskonstruktion neu berechnet werden und darf nicht aus einer allgemeinen Tabelle für 5 mil/50 Ω übernommen werden.

HDI-, BGA-Escape- und Via-Architektur

HDI ist dann gerechtfertigt, wenn es Routing-Zugangsmöglichkeiten oder elektrische Eigenschaften bietet, die ein herkömmliches Via-Feld nicht bieten kann. Die Pinbelegung des Gehäuses, die Anzahl der Reihen, der Bedarf an Stromversorgungs-Vias und die verfügbaren Signalebenen sind wichtiger als der reine Rasterabstand.

Bei Beschleuniger-, Retimer- und Schaltergehäusen kann Via-in-Pad zur Wiederherstellung von Breakout-Kanälen verwendet werden. Die Fertigungszeichnung sollte kupfergefüllte Mikrovias, nichtleitende Füllungen, Harzstopfen, Planarisierung und Kupferkappen differenzieren. Gestapelte Mikrovias erfordern strukturspezifische Zuverlässigkeitsnachweise, da die Grenzfläche zwischen gefüllten Vias und Zielflächen unter wiederholter thermischer Belastung zu einer Ermüdungszone werden kann.

Die Wahl einer HDI-Leiterplatte mit beliebiger Lage oder mehreren Aufbauten sollte nicht allein aufgrund ihrer Verfügbarkeit erfolgen. Jede Aufbauebene erfordert zusätzliche Schritte wie Belichtung, Laminierung, Laserbohren, Metallisierung und oft auch Kupferfüllung/Planarisierung. Beim Design sollte eine konventionelle Leiterplatte mit mehr Lagen mit einer komplexen zehnlagigen HDI-Leiterplatte hinsichtlich Routing, Ausbeute, Zuverlässigkeit und Kosten verglichen werden – nicht nur anhand der nominellen Lagenanzahl.

HDI-Freigabeprüfungen

• Zeigen Sie alle Blind-, Verdeck-, Überspringungs- und Durchgangsbrücken im Bohrtabellenplan an;
• Gestapelte und versetzte Beziehungen nach Ebene identifizieren;
• Mikrovia-Durchmesser, dielektrische Dicke und Kontaktfläche als ein Prozessfenster bestätigen;
• Anforderungen an Füllung, Kappe, Vertiefung und Montagefläche definieren;
• Produktspezifikation, Klasse, Qualifikationscoupon und Chargenannahmebedingungen angeben;
• IPC-6016 darf nicht als aktueller HDI-Abnahmestandard herangezogen werden; stattdessen sind die jeweils geltenden Produktspezifikationen und Beschaffungsrevisionen zu verwenden.

Stromversorgungsnetz und Stromverteilung

Die Stromversorgung von Beschleunigern lässt sich nicht allein anhand der Stromstärke auslegen. Das Stromverteilungsnetzteil (PDN) muss den Gleichspannungsabfall, die transiente Impedanz, die Platzierung der Wandler, den Gehäuseeinschub, die Grenzwerte für Steckverbinder oder Stromschienen, den Kupfererwärmungsanstieg und mechanische Einschränkungen berücksichtigen. Die Stromzufuhr kann über Randkontakte, Hochstromsteckverbinder, Stromschienen, vertikale Leistungsmodule oder lokale Regler erfolgen; jede Architektur nutzt die Leiterplatte unterschiedlich.

Die Zielimpedanzbeziehung Z_{_Ziel} = ΔV / ΔI ist ein Ausgangspunkt, keine vollständige PDN-Spezifikation. Das relevante Transientenspektrum, der Spannungsregler-Regelkreis, die Gehäusekapazität und der zulässige Spannungsabfall müssen definiert werden. Oberhalb des Frequenzbereichs, in dem auf der Platine montierte Kondensatoren noch wirksam sind, dominieren Gehäuse- und On-Die-Strukturen.

Gleich- und Wechselstromfragen, die die Fertigung beeinflussen

• Welche Schienen benötigen breite Flächen, dickes Kupfer, Kupfereinlagen oder externe Leiter?
• Wie hoch ist die minimale fertige Kupferdicke, im Gegensatz zum nominellen Foliengewicht?
• Wie viel Fläche geht durch Antipads, Schlitze, thermische Abschirmungen und Befestigungsmaterial verloren?
• Wo kann die Rückseitentkopplung platziert werden und sind gefüllte Durchkontaktierungen in den Bauteilanschlüssen erforderlich?
• Welcher Spannungsabfall und welcher Temperaturanstieg sind bei ungünstigstem Strom und ungünstigster Umgebungstemperatur zulässig?
• Benötigt die Platine Strommessstrukturen, kalibrierte Shunts oder Kelvin-Routing?

IPC-2152 gibt Richtlinien für die Strombelastbarkeit und das thermische Verhalten vor, legt aber keine einheitliche Stromdichtegrenze für komplexe Leiterbahnen oder Via-Felder fest. Verwenden Sie Simulations- oder validierte Testdaten für Hochstrom-Beschleunigerplatinen. Bei manchen Produkten ist eine Stromschiene, ein Leadframe oder ein Leistungsmodul besser geeignet, als Hunderte von Ampere durch herkömmliche Leiterplattenebenen zu leiten.

Thermische und mechanische Integration

Die Leiterplatte ist ein Element des Wärmepfads. Hochleistungsgehäuse geben die Wärme üblicherweise über den Gehäusedeckel, den Kühlkörper oder die Flüssigkeitskühlplatte und nicht über die Leiterplatte ab. Kupferflächen und Durchkontaktierungen können die Wärme lokal verteilen und elektrische Verluste reduzieren, jedoch lässt sich die thermische Leistungsfähigkeit eines Gehäuses nicht allein durch die Anzahl der Durchkontaktierungen belegen.

Mechanische Belastungen können ebenso wichtig sein wie die Wärmeleitfähigkeit. Große Gehäuse, Versteifungen, Kühlplatten und Steckverbinderkäfige erzeugen Biegemomente, die Lötstellen und Mikro-Vias belasten können. Die Leiterplattenzeichnung sollte Dicke, Ebenheit, Sperrbereiche, Toleranzen für Befestigungslöcher und alle kontrollierten lokalen Dicken definieren. Die Montageanalyse sollte den Verzug durch Reflow-Löten und die Betriebstemperatur berücksichtigen.

Thermische/mechanische Auslösemechanismen

• Leistungspaket und zugelassene Wärmeschnittstelle;
• Befestigung und Klemmkraft des Kühlkörpers bzw. der Kühlplatte;
• Komponenten und Durchgangssperren unter mechanischen Bauteilen;
• Platinenhalterung, Versteifungen und Chassis-Befestigungen;
• zulässige Verwindung/Verdrehung und lokale Koplanarität;
• Temperaturbereich und zu erwartende Temperaturzyklen;
• Material-CTE und Hybridstapel-Symmetrie.

Schweres Kupfer verändert die Ätzgeometrie, die Harzfüllung und das Laminierungsverhalten. Kupfermünzen und -einlagen sind spezielle Konstruktionen, die exakte Abmessungen, Klebeverfahren, Ebenheit und Prüfkriterien erfordern; sie sollten nicht als Standardoptionen auf jeder AI-Platine angeboten werden.

Zuverlässigkeit, Prüfung und Rückverfolgbarkeit

Die Nutzung in Rechenzentren bedeutet nicht automatisch IPC-Klasse 3, und ein kommerzielles KI-Produkt erbt nicht automatisch eine Zertifizierung für die Automobil-, Medizin- oder Luft- und Raumfahrtbranche vom Wort „KI“. Die anwendbare Leistungsklasse und das Qualitätssystem ergeben sich aus dem Produktrisiko, den Kundenanforderungen und den Beschaffungsunterlagen.

Für starre Leiterplatten gilt üblicherweise die Produktleistungsklasse IPC-6012; für starr-flexible Leiterplatten IPC-6013 und für Hochfrequenzkonstruktionen gegebenenfalls IPC-6018. IPC-A-600 dient der visuellen Interpretation, ersetzt jedoch nicht die Produktspezifikation. Revision, Klasse, Nachträge und kundenspezifische Ausnahmen müssen in der Bestellung angegeben werden.

Zuverlässigkeitsnachweise können thermische Belastungs-Mikroschnitte, Verbindungsspannungstests, HATS, Temperaturwechseltests, Reflow-Simulationen, CAF-Tests, Einfügungsdämpfungs-Coupons oder die Umweltqualifizierung auf Produktebene umfassen. Diese Methoden beantworten unterschiedliche Fragestellungen. Die JEDEC-Komponententestmethoden definieren nicht automatisch die Chargenabnahme von unbestückten Leiterplatten, und IST ist nicht einfach ein Temperaturzyklus von −40 °C bis +125 °C.

Häufig berücksichtigte Datensätze für Hochrisikoprogramme

• Konformitätsbescheinigung und Bestätigung der elektrischen Prüfung;
• Freigabe von Stapellisten und Material-/Chargenrückverfolgbarkeit;
• TDR-Ergebnisse für spezifizierte Impedanzproben;
• Ergebnisse der Mikroschnitte für die bestellten Strukturen und den Probenplan;
• Kontrollierte Bohrtiefe oder Rückbohrprüfung, falls erforderlich;
• Erstartikel- oder Qualifikationsberichte für neue HDI-Strukturen;
• Serialisierung und Rückverfolgbarkeit von Prozessen, sofern vertraglich vorgeschrieben.

Nicht jede Sendung benötigt jeden Bericht. Im Angebot sollten Standardberichte, optionale Berichte, zerstörende Prüfungen und Qualifizierungsarbeiten, die spezielle Gutscheine oder zusätzliche Prüftafeln erfordern, differenziert werden.

Fertigungsfreigabe- und Angebotspaket

Aus der Angabe „10-lagige KI-Serverplatine“ und einer Skizze lässt sich kein aussagekräftiges Angebot erstellen. Der Lieferant benötigt ausreichende Informationen, um eine Managementplatine von einem Hochgeschwindigkeits-Retimer oder einer Beschleunigerkarte zu unterscheiden und die Bereiche mit dem höchsten Prozessrisiko zu identifizieren.

Die DFM-Antwort sollte den vorgeschlagenen Produktionsaufbau, die fertige Impedanzgeometrie, identifizierte Ausnahmen, Annahmen zu Sonderprozessen und Genehmigungspunkte enthalten. Ein Angebot, das stillschweigend Material austauscht, die Via-Architektur ändert oder einen erforderlichen Bericht auslässt, ist technisch nicht gleichwertig.

Einreichen einer Leiterplatte für KI-Infrastruktur zur technischen Überprüfung