DDR5およびPCIe向け10層高速PCB設計

10層基板は要求の厳しいデジタルリンクをサポートできますが、層数だけでは規格への適合は保証されません。結果は、送信パッケージ、ブレークアウト、ビア、配線された伝送線路、コネクタまたはケーブルインターフェース、受信パッケージ、イコライゼーションなど、チャネル全体に依存します。高品質のラミネートを使用した基板でも、共振するビアスタブや断線したリターンパスが原因で不合格になることがあります。一方、より経済的な材料を使用した短いチャネルでも、遷移部が適切に設計されていれば合格する可能性があります。

このページはチャネルエンジニアリングを中心に構成されています。公開プロトコルの事実とフォームファクタ固有の制限を区別し、損失と不連続マージンの割り当て方法を示し、製造業者が提供できる証拠を定義します。詳細なジオメトリは インピーダンス制御仕様レイアウトの実行は ルーティングガイド.

プロトコルラベルではなく、チャネルから始めましょう

「PCIe Gen6対応」「112G対応素材」「800G対応基板」といった説明だけでは不十分です。プロトコルは、コネクタ、伝送距離、チャネルマスクが異なる複数のフォームファクタで提供される可能性があります。同じデータレートでも、短いチップ間リンク、マザーボードとアドインカード間のリンク、あるいは損失配分が大きく異なるバックプレーンなど、様々な経路で伝送される可能性があります。

サプライヤーは、材料名と層数だけでインターフェースのサポートを約束すべきではありません。責任ある対応とは、条件付きのものです。提案された構造は、顧客の損失、インピーダンス、遷移に関する要件が、リリース済みの積層構造と一致した後に見積もり、製造することができます。

データレートが教えてくれること、そして教えてくれないこと

データレートはスペクトル解析の出発点となりますが、変調方式も重要です。PCI Express 5.0はNRZを使用して32 GT/sで動作し、ナイキスト周波数は16 GHzです。PCI Express 6.0はPAM4を使用して64 GT/sで動作し、FECとFLIT機能を追加しながら16 GHzのナイキスト周波数を維持しています。PCI Express 7.0バージョン1.0は2025年にPAM4を使用して128 GT/sでリリースされ、ナイキスト周波数は32 GHzに上昇しました。これらの公開情報だけではボードの損失バジェットは定義されません。該当するフォームファクタ仕様によって定義されます。

ナイキスト周波数は、重要な最高周波数ではありません。立ち上がり時間、ジッタ、イコライゼーション、不連続性などによって、ナイキスト周波数を超える周波数帯域でも感度が生じます。同時に、あらゆる計算に任意に高い周波数を使用すると、基板の制約が過剰になる可能性があります。該当する適合性評価方法における帯域幅とマスクを使用してください。

挿入損失と不連続性の予算を作成する

チャネルバジェットは、準拠基準面間のすべての物理セクションを考慮に入れる必要があります。たとえば、公開されているPCI-SIGの資料では、PCIe 5.0 CEMチャネルの場合、16GHzで合計36dBのチャネル挿入損失バジェットが示されています。この数値は、定義されたチャネルに固有のものであり、すべての32GT/sトポロジーに一般化すべきではありません。ボード設計者は、利用可能なトレース損失量を決定する前に、実装に適用されるパッケージ、コネクタ、アドインカード、​​またはベースボードの割り当てを差し引く必要があります。

損失は​​単一のdB/インチ定数ではありません

配線損失は、周波数、線幅、誘電体厚、銅箔形状、ガラス構造、および配線がマイクロストリップ線路かストリップ線路かによって変化します。データシートのDf値を汎用的な値に変換することはできません。コネクタとビアの損失も周波数に依存し、スタブ共振によって狭く深いノッチが生じ、これは滑らかな平均損失よりも大きな悪影響を及ぼします。

リターンロスとクロストークもマージンを消費する

リンクは挿入損失の基準値を満たしていても、インピーダンスの不連続性、モード変換、近端または遠端のクロストーク、あるいは電源ノイズによってアイパターンが閉じてしまうため、接続が失敗する可能性があります。したがって、シリアルリンクの評価には、トレース損失のスプレッドシートだけではなく、チャネル動作マージン、COM、統計的アイパターン、ベンダー固有のリンクモデルなど、プロトコルで要求される指標を使用する必要があります。

素材、銅、形状を一緒に選択

材料選定は、プロトコル表ではなく、抽出されたチャネルに基づいて行うべきです。誘電体システム、銅の表面粗さ、積層構造は相互に影響し合います。薄い誘電体上に幅の広いラインを設けると導体損失を低減できますが、配線スペースを消費します。誘電率の低い材料を使用すると、同じインピーダンスに必要な幅が変わる可能性があります。非常に滑らかな箔を使用すると損失を低減できますが、適切な接着プロセスが必要になります。

ハイブリッド構造では、最も感度の高いチャネルを担う層の周囲に低損失システムを配置し、それ以外の部分には適格な従来型材料を使用します。コスト効率に優れていますが、正確な材料の組み合わせ、接着層、プレスサイクルを公開する必要があります。 材料選定ガイド MEGTRON、I-Tera、Tachyon、Rogersの各ファミリーを自動的に同等物として扱うことができない理由を説明する。

ラミネート名にプロトコル世代を割り当てないでください

「MEGTRON 6は8インチのPCIe Gen5をサポート」や「112GにはTachyonが必要」といった記述は、信頼性に欠けるほど多くの変数を省略しています。短い112Gルートであれば、複数の低損失システムで接続できる可能性があります。一方、複数のコネクタを備えた長いルートでは、より低損失の構造や異なるシステムアーキテクチャが必要になる場合があります。正しい出力は、実際のルートと製造モデルに基づいたシミュレーションによるマージンです。

ガラスの織り目と斜め

112G以上の帯域幅では、ガラス織りによる局所的な遅延変動が、ペア内スキューバジェットと同程度になる可能性があります。スプレッドガラス、配線角度、トレース幅、ペア配置は、実際の製造に合わせて選択する必要があります。基板図面には、制限されているガラスの種類や、レイアウトで使用されているスキュー軽減策を明記する必要があります。

トランジション、バックドリリング、ブレイクアウト経由

スルービアには、パッド容量、バレルインダクタンス、および信号接続部の上または下の未使用バレルセクションが含まれます。この未使用セクションはスタブとして機能します。その共振は電気的長さと誘電体環境に依存するため、固定の「プロトコルごとの最大スタブ」テーブルは計画上のヒューリスティックにすぎません。許容可能な残差は、チャネルモデルとサプライヤーの深さ制御能力から決定する必要があります。

バックドリリング

バックドリル加工では、深さを制御した二次ドリルを使用して、未使用のめっきバレルを除去します。設計では、ドリル加工する面、ターゲット層、公称残存スタブ、許容深さ公差、ドリルオーバーサイズ、隣接フィーチャーへの接触禁止範囲、および検証方法を明確に定義する必要があります。品質計画によっては、X線検査、プロセスクーポン、マイクロセクション、または機械深さ記録が使用される場合があります。「すべての基板でX線検査済み」という保証は、注文書にサンプリングが明示的に要求され、その価格が提示されている場合を除き、約束すべきではありません。

ブラインドビアとHDI

ブラインドマイクロビアは遷移部を短縮し、ブレークアウト密度を向上させることができますが、積層構造では界面の信頼性に関する考慮事項が生じます。ビアの種類は、データレートだけでなく、BGAのエスケープ性、層到達距離、配線、および品質評価に基づいて選択されます。適切に設計されたアンチパッドとバックドリルを備えた従来のスルービアは、品質評価の低い積層マイクロビアよりも優れた性能を発揮する可能性があります。

参照遷移

信号が層間を移動する場合、その帰還電流は、旧基準面と新基準面の間に近接した経路を必要とします。両方の基準面がグランドである場合は、ビアを連結することでその経路を確保できます。基準面が電源とグランドの間で変化する場合は、適切な位置に配置されたデカップリング経路が必要になる場合があります。間隔は遷移形状と周波数によって決まるため、一般的な50ミルルールは解析の代わりにはなりません。

図3．10層高速PCBの積層構造とチャネルレビュー。

製造前および製造後の検証

製造前

製造前レビューでは、積層構造、材料構成、インピーダンスクラス、銅モデル、重要なビア遷移、バックドリル定義、およびクーポン計画を確認する必要があります。最高速リンクの場合は、レイアウト後の抽出結果をコンプライアンスモデルと比較し、公称形状だけでなく製造コーナーも考慮に入れる必要があります。

製作後

標準的なベアボード記録には、注文に応じて電気試験結果やインピーダンス制御結果を含めることができます。高速プログラムでは、さらに挿入損失試験片、バックドリル測定、断面図、材料証明書、または初回品Sパラメータデータを要求する場合があります。必要な文書パッケージは見積もり前に合意しておく必要があります。すべての高度なレポートがすべてのボードに同梱されると断言することは現実的ではありません。

IPC-TM-650には特性インピーダンスおよび信号損失試験の方法が含まれていますが、顧客は代表クーポン、許容限界、サンプリング、およびロット判定を定義する必要があります。コンプライアンスが重要な製品の場合、クーポンを単独の認証として扱うのではなく、クーポンデータを抽出されたルートモデルと関連付けてください。

高速加工の見積もりに必要な情報

技術資料一式が揃って初めて、迅速な見積もりが可能になります。ネイティブ製造データ、ドリルおよび配線ファイル、ネットリスト、リリース済みスタックアップまたはスタックアップ制約、インピーダンス表、材料承認ルール、銅要件、バックドリル図面、制御深さ定義、表面仕上げ、基板クラス、数量、および必要なレポートをご提供ください。

チャネル特性が重要な設計の場合は、インターフェース/フォームファクタ仕様、クリティカルレイヤーの割り当て、最大ルーティング損失または抽出損失の目標値、使用禁止の材料またはガラスの種類、および製造業者が制御ジオメトリを調整できるかどうかについても記載してください。CAM変更前に顧客の承認が必要な機能を特定してください。

製造工程と記録は、 10層製造ガイド費用は、固定の「高速料金」ではなく、建設全体に基づいて評価されるべきである。

高速10層基板のレビューを依頼する

モデル製造および運用コーナー

公称チャネル結果だけでは、製品リリースには不十分です。抽出されたモデルには、誘電体厚さ、Dk/Df、エッチング幅、銅粗さ、ビア位置合わせ、バックドリル残差など、現実的な高損失および低損失のコーナーを含める必要があります。温度も誘電体特性とレシーバーマージンに影響を与える可能性があります。目的は、すべての最悪ケースを非現実的に組み合わせることではなく、マージンを左右する変数を特定し、調達許容範囲がそれらを制御していることを確認することです。

初回試作段階でシミュレーションデータと製造データを照合します。TDRクーポンはインピーダンスを検証でき、損失クーポンは選択した誘電体／銅モデルを検証でき、バックドリルクーポンまたはマイクロセクションは残留スタブの仮定を検証できます。測定データがモデルと異なる場合は、構造物を再利用可能な高速プラットフォームとして使用する前に、モデルまたはプロセスを更新してください。

プロトコル遵守はシステム側の責任である

ベアボードサプライヤーは、構造、電気的導通、代表インピーダンス、および合意されたクーポンを検証できます。しかし、デバイス、パッケージ、コネクタ、ファームウェア、および適合性テストセットアップが組み立てられていない状態では、完全なPCIe、イーサネット、またはメモリリンクを認証することはできません。ウェブサイトの文言では、「顧客がリリースした高速要件に基づいて製造」と「プロトコル認証済み」を区別する必要があります。

標準規格の現状と実施範囲

インターフェース名は、製品で使用されるリビジョンとフォームファクタに紐付けられる必要があります。 PCI Express 7.0 バージョン 1.0 は 2025 年にリリースされましたが、ボードレベルの制限は、適用可能なベースおよびフォームファクタのドキュメントに依存します。 IEEE 802.3df-2024 は、400 Gb/s および 800 Gb/s Ethernet を対象としています。 1.6 Tb/s Ethernet および追加の 200/400/800 Gb/s 物理層に関する作業は IEEE P802.3dj の下で継続されているため、その作業に基づく設計では、使用する正確なドラフトまたは顧客仕様を特定する必要があります。 OIF 224G クラスプロジェクトも同様に、1 つのユニバーサル PCB チャネルではなく、複数の到達カテゴリを定義しています。

この区別は製造において重要です。なぜなら、損失マスク、パッケージの前提条件、コネクタ、テスト治具、およびイコライゼーションは実装によって異なるからです。サプライヤーは、制御チャネルの定義なしに、「800G」、「1.6T」、「224G」を固定の材料、配線長、またはバックドリル値に変換してはなりません。

高速チャネルサインオフ

• インターフェースのリビジョン、フォームファクター、エンドポイント、および準拠方法を特定します。
• パッケージ、基板、ビア、コネクタ全体に、損失、反射損失、クロストーク、不連続性マージンを割り当てます。
• プロトコルラベルではなく、抽出したチャネルからラミネート、銅プロファイル、および形状を選択してください。
• 誘電体厚さ、Dk/Df、銅箔粗さ、線幅、ビア深さ、位置合わせに関する製造上のコーナーをモデル化する。
• 代表的なインピーダンスおよび損失クーポンは、製品レベルの適合性試験とは別に定義する。
• 同じスタックアップおよびパッドスタックの改訂版を、レイアウト、シミュレーション、製造、およびテストチームに配布してください。

シミュレーションから最初の論文での相関関係の解明まで

チャネルモデルは、製作された最初の試作品をその前提条件と関連付けることができる場合に最も有効です。相関計画では、どの寸法と材料変数を測定するか、どの試験片をテストするか、そしてそれらの結果がどのようにモデルを更新するかを明確にする必要があります。

相関分析とは、測定データを楽観的なモデルに無理やり合わせることではありません。実際の製造構造に基づいてモデルを更新し、プロセスや動作上の限界においてチャネルが依然として許容範囲内にあるかどうかを判断することです。相関分析の結果、銅の粗さ、樹脂含有量、またはビアの深さが想定と異なることが判明した場合、是正措置は、単にインピーダンス許容値を厳しくするだけでなく、材料管理の変更、トランジションの再設計、またはルーティング制限の見直しとなる可能性があります。